2. PDN基础概念
电源分配网络（Power Delivery Network，PDN）是高速数字系统中从稳压模块输出端一直到芯片内部晶体管供电节点的完整电能传输路径。它的任务看似简单——把稳定的直流电压送到负载——但在高速开关电流面前，PDN 实际上是一个宽频带的阻抗网络。芯片瞬态电流在纳秒甚至皮秒尺度上变化，PDN 若不能在该频段内提供低阻抗回路，电源电压就会塌陷或过冲，导致时序错误、误码甚至器件损坏。因此，理解 PDN 的定义、组成与阻抗特性，是后续实测与谐振定位的根基。
一、PDN 的定义与组成
PDN 不是单一器件，而是由多级储能与传输结构级联而成的网络。从电源侧到负载侧，典型组成包括：
- 稳压模块（VRM）：将输入电压转换为芯片所需的核心电压，其控制环路带宽通常在几十 kHz 到几百 kHz，负责低频段供电。
- 体电容（Bulk Capacitor）：大容量电解或钽电容，位于 VRM 附近，抑制中低频纹波，容量从几十 μF 到上千 μF。
- 陶瓷去耦电容（MLCC）：分布在 PCB 电源平面附近，容量从 0.1 μF 到 22 μF，负责中高频段去耦。
- 电源/地平面（Power/Ground Plane）：PCB 内层铜箔构成的平面腔体，既是低电感传输通道，也是高频段的分布式电容。
- 过孔与焊球（Via/BGA Ball）：连接平面与芯片封装，其寄生电感在高频段成为主要阻抗来源。
- 封装内电容与片上电容（On-die Capacitance）：芯片内部金属层间电容与晶体管栅电容，响应最快，覆盖最高频段。
这些元件并非简单并联，而是通过 PCB 走线、过孔和封装互连形成具有寄生电感的网络。每一级都有其有效频段，级联后共同决定 PDN 的阻抗曲线。
二、PDN 阻抗特性与目标阻抗
PDN 的阻抗随频率变化，典型曲线呈现多个谐振峰与反谐振峰。低频段由 VRM 与体电容主导，阻抗较低；中频段由 MLCC 与平面电感形成并联谐振，可能出现阻抗峰值；高频段由封装与片上电容主导，阻抗再次下降。若某个频点的阻抗峰值超过允许上限，该频率的瞬态电流就会产生过大的电压噪声。
目标阻抗（Target Impedance）是 PDN 设计的核心指标，定义为：
Z_target = (V_nom × Ripple%) / I_transient
其中：
V_nom —— 标称电源电压（V）
Ripple% —— 允许的电压波动百分比（如 ±5%）
I_transient—— 芯片最大瞬态电流（A）例如，1.0 V 核心电压、允许 ±5% 波动、瞬态电流 10 A，则目标阻抗为 5 mΩ。整个 PDN 在关注频段内的阻抗必须低于该值，才能保证电源完整性。
关键关系：目标阻抗是连接“电源完整性”与“PDN 设计”的桥梁。电源完整性要求电压噪声在允许范围内，而电压噪声等于瞬态电流乘以 PDN 阻抗。因此，控制 PDN 阻抗就是控制电源完整性的核心手段。
三、PDN 阻抗与电源完整性的关系
电源完整性（Power Integrity，PI）关注的是从 VRM 到芯片整个供电路径上的电压质量。其核心指标包括直流压降、交流纹波、瞬态噪声和同步开关噪声。PDN 阻抗直接决定交流纹波与瞬态噪声：
- 直流压降：由 PDN 直流电阻决定，影响芯片实际供电电压。
- 交流纹波：由 PDN 在开关频率及其谐波处的阻抗决定。
- 瞬态噪声：由 PDN 在瞬态电流频谱范围内的阻抗决定，是高速数字系统中最难控制的部分。
- 谐振：当 PDN 阻抗在某频点出现峰值，该频率的噪声被放大，可能引发系统误动作。
因此，PDN 阻抗曲线是电源完整性的“指纹”。通过实测阻抗曲线，可以定位谐振频点，判断去耦是否充分，并指导电容选型与布局优化。
四、PDN 各频段主导元件与阻抗控制清单
| 频段 | 主导元件 | 典型频率范围 | 阻抗控制手段 |
|---|---|---|---|
| 低频 | VRM 控制环路 | DC ~ 100 kHz | 增大体电容、优化 VRM 环路带宽 |
| 中低频 | 体电容、大容量 MLCC | 100 kHz ~ 1 MHz | 增加电容容量、降低 ESR |
| 中高频 | MLCC、电源平面 | 1 MHz ~ 100 MHz | 多容值并联、减小回路电感、平面紧耦合 |
| 高频 | 过孔、焊球、封装 | 100 MHz ~ 1 GHz | 增加过孔数量、优化封装布线 |
| 超高频 | 片上电容 | > 1 GHz | 依赖芯片内部设计，外部难以控制 |
五、案例：某 FPGA 核心电压 PDN 阻抗超标
某 FPGA 核心电压 0.9 V，瞬态电流 15 A，允许波动 ±3%，目标阻抗为 1.8 mΩ。实测 PDN 阻抗曲线在 30 MHz 附近出现 4.5 mΩ 峰值，远超目标。分析发现该频点由 0.1 μF MLCC 与平面电感形成并联谐振。优化措施：
- 在谐振频点附近增加 1 μF 与 10 nF 电容组合，分散谐振峰。
- 缩短电容到芯片的过孔距离，降低回路电感。
- 将电源平面与地平面间距从 4 mil 减小到 2 mil，增大平面电容。
优化后，30 MHz 处阻抗降至 1.5 mΩ，满足目标。该案例说明：PDN 阻抗不是单一电容能解决的，必须按频段分层设计。
提示：目标阻抗计算时，瞬态电流应取芯片最大电流阶跃，而非平均电流。若瞬态电流估计偏小，目标阻抗会偏大，导致设计过于乐观。
六、常见误区与复盘
- 误区一：只关注电容总容量。容量大不代表高频阻抗低，电容的 ESL 和安装电感才是高频段的关键。
- 误区二：忽略平面与过孔。电源平面腔体谐振和过孔电感常是高频阻抗峰值的根源。
- 误区三：目标阻抗一刀切。不同频段对噪声的敏感度不同，应结合芯片手册和实测频谱确定。
- 误区四：不实测只仿真。仿真模型寄生参数不准确，实测阻抗曲线才能反映真实谐振位置。
复盘时，应把 PDN 阻抗曲线与目标阻抗线画在同一张图上，逐频段检查是否超标，并记录每个谐振峰的成因与优化措施。只有把“定义—组成—阻抗—目标—电源完整性”这条链路打通，后续的实测与谐振定位才有明确的方向。