3. 电源分配网络（PDN）概述

好，咱们进入正题。电源分配网络，英文叫 Power Distribution Network，简称 PDN。说白了，它就是给芯片供电的那一整条“路”。

我刚开始做硬件那会儿，总觉得电源嘛，不就是把电压从电源拉过来，加点电容滤波就行了？后来被现实狠狠教育了几次——板子调不通，示波器一测，电源纹波大得吓人，芯片直接罢工。从那以后，我才真正开始认真研究 PDN。

3.1 PDN 的组成

一个完整的 PDN，从源头到负载，中间经过好几个环节。我习惯把它分成四段来看：

• 电压调节模块（VRM）：就是板子上的 DC-DC 转换器或 LDO。它负责把输入电压（比如 12V）转换成芯片需要的电压（比如 1.2V）。
• PCB 走线与平面：包括电源层、地层，以及连接它们的过孔。这部分是寄生电感和电阻的主要来源。
• 去耦电容网络：从大容量的电解电容，到小容量的 MLCC，它们像一个个“蓄水池”，在芯片需要瞬时电流时提供能量。
• 芯片封装与裸片：芯片内部的 bonding wire、RDL 层，以及裸片上的 on-die 电容。这部分我们通常管不到，但必须了解它的存在。

你想想看，电流从 VRM 出发，经过长长的走线，穿过几个过孔，再经过封装引脚，最后才到达芯片内部的晶体管。这一路上，每经过一个环节，都会遇到电阻和电感。电阻产生直流压降（IR Drop），电感则会在电流变化时产生交流压降（di/dt 噪声）。

3.2 目标阻抗概念

这是 PDN 设计里最核心的概念，没有之一。什么叫目标阻抗？

简单说，就是芯片对电源网络提出的一个“阻抗上限”。芯片在工作时，电流是不断变化的。当电流突然增大时，如果 PDN 的阻抗太高，就会产生很大的电压跌落。这个跌落不能超过芯片允许的范围，比如 ±5%。

目标阻抗的计算公式很简单：

Z_target = (VDD × 容限百分比) / I_transient

举个例子：

• VDD = 1.2V，容限 ±5%，那么允许的电压波动就是 1.2V × 5% = 60mV。
• 如果芯片的瞬态电流变化 I_transient = 6A，那么目标阻抗 Z_target = 60mV / 6A = 10mΩ。

这意味着，从芯片的焊盘看进去，整个 PDN 的阻抗在任何频率下都不能超过 10mΩ。嗯，这里要注意，是“任何频率下”。

目标阻抗的概念，本质上是在告诉我们要“宽频带、低阻抗”。不是只在直流下低就行，而是从直流到几百 MHz，阻抗都要压得住。

3.3 PDN 设计目标

基于上面的分析，PDN 的设计目标可以归纳为三个：

1. 满足目标阻抗：这是硬指标。全频段阻抗低于 Z_target。
2. 控制直流压降：IR Drop 不能超过芯片规格。通常要求小于 3%~5%。
3. 抑制谐振：避免 PDN 在某个频点出现高阻抗尖峰。

这三个目标其实是相互关联的。比如，你加了更多电容，可以降低高频阻抗，但电容的 ESL 和 PCB 走线电感可能会引入新的谐振点。

下面这张图是我自己总结的 PDN 设计流程，你可以参考一下：

在实际项目中，我一般会先做一次粗略的直流仿真，看看 IR Drop 有没有超标。如果直流都过不了，那交流就不用看了，先加宽走线、增加铜厚再说。

直流压降的估算也很简单：

V_drop = I_total × R_pdn

其中 R_pdn = R_vrm + R_trace + R_via + R_plane

举个例子，如果总电流 10A，PDN 总电阻 5mΩ，那么直流压降就是 50mV。对于 1.2V 的电压来说，这已经占了 4.2% 的裕量，留给交流噪声的空间就不多了。

最后，关于 PDN 设计，我个人的几条经验：

• 电容不是越多越好：电容多了，低频阻抗确实低，但高频段可能因为 ESL 和走线电感产生反谐振。我一般会做阻抗曲线仿真，找到谐振点，然后有针对性地调整。
• 电源平面比走线强得多：能用整层电源平面，就别用走线。平面的电感比走线低一个数量级。
• VRM 的输出电容别省：VRM 本身有响应速度限制，输出电容是它的“弹药库”。电容少了，瞬态响应跟不上，电压会掉得很厉害。

好了，PDN 的基本概念就讲到这里。记住三个关键词：组成、目标阻抗、设计目标。后面我们会一步步深入，看看怎么用仿真工具把这些东西落地。