3. 高速ADC核心原理
在高速数字化仪采集平台中，ADC是决定系统带宽、动态范围与采样率的“咽喉”器件。理解Flash、流水线、SAR与时间交织四类架构的工作机理，是选型、时钟规划、前端匹配与数字校正设计的基础。本节从比较器阵列、电容DAC、级间残差放大与多相时钟等真实结构出发，梳理速度、精度、功耗之间的物理约束。
一、四类核心架构的原理与结构
Flash ADC采用全并行结构：2N−1个比较器同时将输入与等间隔参考电压比较，编码器把温度计码转为二进制。它在一个时钟周期内完成转换，速度最快，但比较器数量随分辨率指数增长，输入电容大、功耗高，通常用于6~8位、数GSPS的场合，如示波器前端粗量化。
SAR ADC是逐次逼近结构：采样保持后，SAR逻辑从最高位开始，控制电容DAC产生试探电压，与输入比较并逐位确定结果。N位需要N个比较周期，因此速度受限于比较器与DAC建立时间，但功耗随采样率近似线性，中高精度（12~18位）下能效极佳，广泛用于中速采集与多通道系统。
流水线ADC把转换拆成多级：每级完成少量位（如2~4位）的粗量化，经级间增益放大器放大残差后交给下一级，最后各级结果经数字延迟对齐与校正合成。它通过流水换取吞吐率，单级精度要求低，适合10~14位、百MSPS至数GSPS，是高速数字化仪的主流架构之一。
时间交织ADC用M个子ADC以均匀错相的时钟并行采样，再按相位拼接输出，等效采样率提升M倍。它不改变单核架构，却对时钟偏斜、增益/失调失配和带宽一致性极其敏感，必须配合数字后台校正。
二、速度、精度与功耗的物理权衡
四类架构的差异本质上是“并行度”与“时间复用”的取舍。Flash用面积和功耗换单周期速度；SAR用时间换能效；流水线用延迟换吞吐；时间交织用通道数换等效采样率。选型时需同时看三个指标：
- 速度：Flash与TI-ADC可达GSPS以上；流水线居中；SAR通常低于数十MSPS（异步SAR可更高）。
- 精度：SAR在中等速度下可达16~18位；流水线常见12~14位；Flash受比较器失调限制，一般≤8位。
- 功耗：Flash比较器数量指数增长，功耗最高；SAR功耗近似与采样率成正比；流水线因级间放大器存在静态功耗；TI-ADC功耗约为单核的M倍，但能效（每转换一步的pJ）可能更优。
| 架构 | 典型分辨率 | 典型采样率 | 核心瓶颈 | 典型应用 |
|---|---|---|---|---|
| Flash | 6~8 bit | 1~10 GSPS | 比较器数量、输入电容 | 示波器粗量化、高速判决 |
| SAR | 12~18 bit | 1~50 MSPS | DAC建立、比较周期 | 多通道中速采集、精密测量 |
| 流水线 | 10~14 bit | 100 MSPS~2 GSPS | 级间增益、残差建立 | 数字化仪主通道、通信接收 |
| 时间交织 | 8~14 bit | 数GSPS~数十GSPS | 时钟偏斜、通道失配 | 超高速采集、光通信 |
三、典型场景：1 GSPS、12位数字化仪通道选型
假设目标为1 GSPS、12位、输入带宽500 MHz。单核SAR难以达到该采样率；单核流水线在12位、1 GSPS下功耗与设计难度较高；更现实的方案是“4通道250 MSPS流水线 + 时间交织”，或“2通道500 MSPS流水线交织”。此时需重点评估：
采样率目标 : 1.0 GSPS
单核采样率 : 250 MSPS × 4 相
时钟偏斜要求 : < 1/(2π·Fin·2^ENOB) 量级，约 < 100 fs
通道失配校正 : 失调/增益后台校正 + 偏斜数字校正
输入带宽 : 前端巴伦/放大器需 > 500 MHz
ENOB 预算 : 12bit 理论 74 dB，扣除失配后目标 > 60 dB若忽略时间交织的偏斜校正，杂散会出现在 fs/M ± fin 处，直接恶化SFDR。因此TI-ADC必须把“多相时钟树+校正算法”视为架构的一部分，而非事后补丁。
四、常见误区与复盘
- 误区一：只看采样率，不看ENOB。标称1 GSPS的ADC若ENOB仅7位，实际有效带宽和动态范围远低于预期。
- 误区二：认为SAR不能高速。异步SAR与多比较器SAR已可覆盖数十至数百MSPS，在中高精度场景极具竞争力。
- 误区三：忽略流水线延迟。流水线ADC存在数到数十个时钟周期的固定延迟，闭环控制与触发对齐时必须补偿。
- 误区四：时间交织只做平均。简单平均无法消除偏斜杂散，必须估计并校正每个子ADC的失调、增益与采样时刻。
掌握四类架构的比较器、电容DAC、级间残差与多相时钟等真实结构，才能在数字化仪设计中做出可落地的架构决策，并为后续时钟规划、前端匹配与数字校正打下基础。