📚 课程目录第2章电源时序基础

2. 电源时序基础

在多路电源系统中，各路电源轨并不是简单地“同时打开”或“同时关闭”。芯片内部不同功能模块对供电电压、上电斜率、稳定时间都有明确要求，如果顺序错误，可能出现闩锁、漏电、IO 倒灌、总线冲突，甚至永久损坏器件。因此，电源时序验证的第一步，是理解上电时序、下电时序、使能信号、Power Good 信号以及电源轨命名这些基础概念。

一、上电时序与下电时序的基本含义

上电时序是指系统从主电源接入开始，各路电源轨按照既定顺序依次建立并达到稳定范围的过程。典型的上电顺序遵循“先核心、后接口，先低压、后高压，先数字、后模拟”等原则。例如 FPGA 系统常见顺序为：辅助电源 → 内核电源 → IO 电源 → 收发器电源 → 系统电源。若 IO 电源先于内核电源建立，可能通过 IO 保护二极管向内核倒灌电流，造成内核电压异常抬升。

下电时序则是上电时序的逆过程或特定顺序。很多器件要求下电时先关闭 IO 电源，再关闭内核电源，避免 IO 引脚上残留电压通过内部 ESD 结构向已掉电的内核放电。下电时序同样需要验证，因为实际系统中负载电流、电容放电速度、使能信号关断阈值都会影响下电顺序。

上电时序关注“谁先建立、谁后建立、间隔多久”；下电时序关注“谁先关断、谁后关断、是否存在倒灌路径”。两者共同构成电源时序验证的完整边界。

二、时序图：把电压、使能与状态放在同一时间轴

时序图是电源时序验证中最直观的表达方式。它通常以时间为横轴，以各路电源电压、使能信号、Power Good 信号为纵轴，展示各信号之间的先后关系和延迟参数。一个合格的时序图至少应包含以下信息：

各路电源轨的上升沿、下降沿和稳定平台；
使能信号的翻转时刻与电源建立时刻之间的延迟；
Power Good 信号从无效到有效的时刻；
关键时间参数，如 t_PG、t_EN、t_RAMP、t_OFF；
允许的容差窗口和异常判定条件。

下图给出一个典型的三路电源上电时序关系示意，包含 3.3V 辅助电源、1.8V 内核电源、1.2V 核心电源以及对应的 Power Good 信号。

三、使能信号与 Power Good 信号

使能信号（Enable，常写作 EN、ENABLE、ON、PS_ON）是控制电源芯片或负载开关开启/关闭的输入信号。它通常来自电源管理 IC、CPLD、FPGA 或系统控制器的 GPIO。使能信号的有效电平、阈值电压、上升/下降时间以及与其他使能信号的相对延迟，直接决定各路电源轨的建立顺序。

Power Good 信号（常写作 PG、PGOOD、PWRGD、RESET）是电源芯片输出的状态指示信号。当输出电压进入设定窗口并稳定一段时间后，PG 信号从无效状态翻转为有效状态，表示该路电源已经“准备好”。系统控制器通常会把多路 PG 信号进行逻辑与，生成全局复位释放信号或下一级使能信号。

信号类型	常见命名	方向	作用	验证关注点
使能信号	EN、ENABLE、ON、PS_ON	输入到电源芯片	控制电源轨开启/关闭	阈值、延迟、极性、时序间隔
Power Good	PG、PGOOD、PWRGD	电源芯片输出	指示输出电压已稳定	翻转时刻、去抖时间、逻辑组合
复位信号	RESET、NRST、POR	控制器输出	释放芯片复位	与 PG 的先后关系、脉宽

四、常见电源轨命名与识别方法

电源轨命名通常由“电压值 + 功能域 + 辅助标识”组成。例如 VDD_CORE_1V2 表示 1.2V 内核电源，VCCIO_1V8 表示 1.8V IO 电源，AVDD_3V3 表示 3.3V 模拟电源。在原理图和 PCB 中，同一电压可能对应多个不同功能域，因此不能只看电压值判断时序关系，必须结合功能域和芯片手册要求。

常见电源轨命名示例：
VDD_CORE_1V2     内核核心电源，1.2V
VCCIO_1V8         IO 接口电源，1.8V
VCCAUX_2V5        辅助电源，2.5V
AVDD_3V3          模拟电源，3.3V
DVDD_1V1          数字电源，1.1V
VPHY_0V9          收发器物理层电源，0.9V
VTT_0V6           DDR 终端电源，0.6V

识别电源轨时，优先查看芯片数据手册中的“Power-Up Sequence”章节和“Recommended Operating Conditions”表格。手册通常会给出各电源轨之间的最大允许时间差，例如“VDD_CORE 必须在 VCCIO 之前建立，且时间差不超过 10ms”。

五、案例场景：一次上电时序异常排查

某 FPGA 板卡在上电后偶发无法加载配置。使用示波器同时抓取 1.8V IO 电源、1.2V 内核电源和 PWR_GOOD 信号，发现 1.8V IO 电源先于 1.2V 内核电源约 8ms 建立。进一步测量发现，IO 电源通过 FPGA 内部 ESD 二极管向内核电源倒灌，导致内核电源在未使能前被抬升到约 0.7V，电源芯片误判为异常状态，PWR_GOOD 延迟释放。

解决方法是调整使能信号顺序：将 1.2V 内核电源的 EN 信号提前，或将 1.8V IO 电源的 EN 信号增加 RC 延迟。修改后重新验证，1.2V 内核电源先建立，1.8V IO 电源后建立，PWR_GOOD 在两者稳定后约 2ms 释放，系统上电恢复正常。

常见误区：只关注电压值大小，忽略功能域和倒灌路径。例如 1.8V IO 电源先于 1.2V 内核电源建立，虽然电压值更高，但可能通过 IO 保护结构向低压内核倒灌。另一个误区是只看 PG 信号是否翻转，不测量 PG 翻转与电源稳定之间的实际延迟，导致复位释放过早。

六、验证要点清单

确认每路电源轨的电压值、功能域和允许容差；
从芯片手册提取上电顺序、下电顺序和最大时间差要求；
测量每路使能信号的翻转时刻、阈值和上升时间；
测量每路电源的上升斜率、稳定时间和过冲；
测量 Power Good 信号的翻转时刻、去抖时间和逻辑组合关系；
验证下电过程中是否存在倒灌、反偏或异常放电；
在高温、低温、满载、轻载等条件下重复验证时序余量。

掌握以上基础后，才能进一步设计自动化验证方案：用可编程电源、数字 IO 和示波器构建时序测量链路，把“人工看波形”转化为“脚本判 PASS/FAIL”。下一阶段将围绕时序参数提取、测试点选择和自动化判定方法展开。