3. 任意波形发生器工作原理

任意波形发生器（AWG）之所以能输出正弦、方波、脉冲、调制信号乃至用户自定义的复杂波形，核心在于一条从“数字样本”到“模拟电压”的精密信号链。理解这条链路，是正确设置采样率、分辨率、滤波与输出幅度的前提。本节围绕直接数字合成（DDS）技术、DAC 架构、采样率与分辨率、抗混叠滤波器以及输出放大与衰减链路展开。

一、核心原理：从相位累加器到模拟波形

DDS 是 AWG 生成周期性波形的核心机制。它由相位累加器、相位-幅度查找表（波形存储器）、DAC 和低通滤波器组成。每个采样时钟周期，相位累加器按频率控制字（FTW）步进，累加结果作为地址读取波形存储器中的幅度样本，再送入 DAC 转换为模拟电压。

输出频率由频率控制字、系统时钟和累加器位宽共同决定：

f_out = (FTW × f_clk) / 2^N

其中：
  f_clk  = 系统采样时钟频率
  N      = 相位累加器位宽（如 32 位）
  FTW    = 频率控制字（Frequency Tuning Word）

例如 f_clk = 1 GHz、N = 32、FTW = 42949673 时，f_out ≈ 10 MHz。相位累加器位宽越大，频率分辨率越高，可实现极细的频率步进。DDS 的优点是频率切换快、相位连续、分辨率高；缺点是杂散（spur）与输出带宽受时钟和 DAC 限制。

二、DAC 架构：波形从数字变为模拟

DAC 是 AWG 的“翻译官”，将离散数字码转换为连续模拟电压。常见架构包括：

• R-2R 梯形电阻型：结构简单、成本低，适合中低速、中等分辨率场景。
• 电流舵型（Current Steering）：高速 AWG 主流架构，通过开关电流源叠加输出，支持 GS/s 级采样率。
• Σ-Δ 型：高分辨率、低速度，常用于音频与精密测量。

DAC 的关键参数包括分辨率（位数）、建立时间、无杂散动态范围（SFDR）和积分非线性（INL）。分辨率决定幅度量化台阶，建立时间决定最高输出频率，SFDR 决定小信号在强信号背景下的可辨识度。

三、采样率与分辨率：一对相互制约的参数

采样率决定 AWG 能输出的最高频率成分。根据奈奎斯特准则，输出频率应低于采样率的一半；工程上通常取采样率的 1/3 至 1/4 作为可用带宽，以留出滤波器过渡带。分辨率则决定垂直方向的量化精度，n 位 DAC 可产生 2^n 个电平，理论量化信噪比为 6.02n + 1.76 dB。

四、抗混叠滤波器与输出链路

DAC 输出的是阶梯状信号，含有大量采样时钟及其谐波。抗混叠滤波器（低通或带通）位于 DAC 之后，用于抑制奈奎斯特频率以上的镜像分量，避免它们混叠回带内形成无法去除的杂散。

滤波器之后是输出放大与衰减链路。该链路通常包括：

1. 前置放大器：将 DAC 电流或低压信号放大到中间电平。
2. 可变增益放大器（VGA）：实现幅度粗调。
3. 衰减器：实现 50 Ω 匹配下的精细幅度控制。
4. 输出保护与偏置：防止反向电压损坏输出级，并提供直流偏置。

输出链路需保证带宽、平坦度和阻抗匹配。若输出端为 50 Ω 负载，实际输出电压为开路电压的一半，设置幅度时需注意负载条件。

五、案例：生成 100 MHz 正弦波

假设使用 4 GS/s、14 位 DAC 的 AWG，要输出 100 MHz 正弦波：

采样率 f_s = 4 GS/s
输出频率 f_out = 100 MHz
每周期采样点数 = 4 GS/s ÷ 100 MHz = 40 点/周期
奈奎斯特频率 = 2 GHz，100 MHz 远低于该值
抗混叠滤波器截止频率设为约 500 MHz
幅度设置：50 Ω 负载下目标 1 Vpp，则开路设置 2 Vpp

此时波形细节充足，量化噪声较低，滤波器可有效抑制 4 GHz 附近的镜像。若将输出频率提高到 1.5 GHz，每周期仅约 2.7 个采样点，波形严重失真，必须依赖带通滤波或提高采样率。

六、常见误区与复盘

• 只看采样率，忽略分辨率：高采样率但 8 位分辨率会导致小信号被量化噪声淹没。
• 忽略滤波器过渡带：截止频率设置过高会放过镜像，过低则衰减有用高频分量。
• 忽略负载阻抗：50 Ω 与高阻负载下输出幅度差异显著，设置前应确认负载。
• 认为 DDS 输出无杂散：相位截断与 DAC 非线性会引入杂散，需通过 SFDR 指标评估。

综上，AWG 的工作链路可概括为：DDS 产生数字样本，DAC 完成数模转换，抗混叠滤波器抑制镜像，输出放大与衰减链路完成幅度调理。采样率、分辨率、滤波器截止频率和负载阻抗共同决定最终波形质量。掌握这条链路，才能在调试中快速定位问题，并合理设置仪器参数。