1. 课程导入
在嵌入式测量、音频采集、工业控制与通信接收机中，模拟信号进入数字世界的第一道关口就是ADC采样。很多工程师把注意力集中在ADC位数、采样率和信噪比指标上，却忽略了采样前端的抗混叠滤波器。结果是：明明选了16位ADC，实测有效位数却只有11位；明明信号在带内，频谱上却出现了无法解释的杂散。问题的根源往往不在ADC本身，而在于混叠——一种一旦发生就无法在数字域修复的失真。
本课程的核心命题是：抗混叠不是“加一个低通滤波器”这么简单，而是一套从信号带宽定义、采样率规划、滤波器选型到PCB布局的系统设计方法。学完本课程，你应当能够独立完成一个采样前端的抗混叠方案设计与验证。
1.1 学习目标
本课程围绕“可设计、可计算、可验证”三个层次展开，具体目标如下：
- 概念层：理解奈奎斯特采样定理的边界条件，掌握混叠产生的频域机理，能区分“带内信号”与“折叠回来的干扰”。
- 计算层：能根据信号带宽、采样率和目标衰减量，计算抗混叠滤波器的阶数、截止频率与过渡带要求。
- 选型层：能比较RC无源、有源Sallen-Key、多反馈MFB、开关电容滤波器和Σ-Δ前端滤波方案的适用边界。
- 实现层：能完成运放选型、电阻电容取值、噪声与失真预算，并理解布局对高频混叠抑制的影响。
- 验证层：能用扫频、FFT和阶跃响应测试判断抗混叠链路是否达标，并能定位残余混叠来源。
1.2 整体框架：从模拟输入到数字样本的完整链路
抗混叠与采样滤波设计不是孤立环节，它位于“传感器/信号源—模拟调理—抗混叠滤波—采样保持—ADC量化—数字处理”这条信号链的中间偏后位置。下图给出本课程的整体知识框架与信号流向，后续各章将逐层展开。
图中红色虚线表示最容易被忽视的失效路径：带外高频干扰没有在进入采样器之前被充分衰减，采样后以“镜像频率”的形式出现在带内，与有用信号完全重叠，数字滤波器无法区分。这正是抗混叠滤波器存在的唯一理由。
1.3 典型应用场景与工程价值
不同应用对抗混叠的要求差异很大，理解场景才能做出合理取舍。下表列出四类典型场景的关键参数与设计侧重。
| 应用场景 | 信号带宽 | 典型采样率 | 抗混叠设计侧重 |
|---|---|---|---|
| 工业温度/压力采集 | 0～10 Hz | 1～10 kSPS | 低阶RC即可，重点抑制工频与开关噪声 |
| 音频采集 | 20 Hz～20 kHz | 48～192 kSPS | 过渡带陡、群延迟平坦，常用多阶有源滤波 |
| 振动与声发射监测 | 1 kHz～50 kHz | 200 kSPS～1 MSPS | 兼顾带内平坦度与高频抑制，注意运放带宽 |
| 软件无线电/中频采样 | 带通 10～30 MHz | 80～250 MSPS | 带通抗混叠、阻抗匹配、时钟抖动控制 |
从工程价值看，抗混叠设计直接决定三件事：有效位数能否兑现、频谱是否干净、系统是否可复现。一个设计良好的抗混叠前端，可以让12位ADC稳定达到11位以上的有效精度；而一个被忽略的前端，可能让16位ADC的实际表现不如理想8位系统。
1.4 常见误区与复盘视角
误区一：“ADC数据手册写了内置抗混叠，就不用外加滤波器。”——多数ADC的输入带宽远高于奈奎斯特频率，内部采样保持电路对高频噪声几乎没有抑制能力。
误区二：“截止频率设成fs/2就行。”——实际滤波器有过渡带，若截止点正好在fs/2，过渡带内的干扰仍会折叠。截止频率必须留出足够裕量。
误区三：“只看幅频特性，忽略相位和建立时间。”——多阶滤波器群延迟过大，会破坏多通道同步采样的一致性。
误区二：“截止频率设成fs/2就行。”——实际滤波器有过渡带，若截止点正好在fs/2，过渡带内的干扰仍会折叠。截止频率必须留出足够裕量。
误区三：“只看幅频特性，忽略相位和建立时间。”——多阶滤波器群延迟过大，会破坏多通道同步采样的一致性。
复盘时建议按以下顺序检查：先确认信号真实带宽与干扰频段，再核算采样率与折叠频率，然后反推滤波器在折叠频率处需要的衰减量，最后才进入电路选型与布局。顺序颠倒，往往会在调试阶段付出数倍代价。
抗混叠设计快速核算示例：
信号带宽 BW = 10 kHz
采样率 fs = 50 kSPS
折叠频率 = fs - BW = 40 kHz
要求折叠频率处衰减 ≥ 60 dB
若采用一阶RC，-20 dB/dec，需约3个十倍频程
→ 单阶RC无法满足，需改用二阶或更高阶有源滤波