📚 课程目录第3章 ADC基本原理

3. ADC基本原理

在上一节中，我们明确了高精度ADC采集系统的核心指标——分辨率、采样率、信噪比、有效位数与输入带宽。这些指标并非孤立存在，它们由ADC内部采用的架构直接决定。不同架构在速度、精度、功耗和成本之间做出截然不同的取舍。理解逐次逼近型（SAR）、Σ-Δ型、流水线型（Pipeline）和闪速型（Flash）四种主流架构的工作机制，是选型与系统设计的基础。

一、四种架构的核心工作机制

逐次逼近型（SAR ADC）采用“二分搜索”思想。采样保持电路先捕获输入电压，随后SAR逻辑从最高有效位（MSB）开始，逐位将DAC输出与输入比较：若DAC输出小于输入，该位保留为1；否则置0。一个N位SAR ADC需要N个比较周期完成一次转换。其核心模块包括采样保持、比较器、电容DAC阵列和逐次逼近寄存器。SAR的优势在于功耗低、面积小、中高分辨率下速度适中，且没有流水线延迟，非常适合多通道复用采集。

Σ-Δ型ADC走的是完全不同的路线：它用“过采样+噪声整形+数字滤波”换取高分辨率。调制器以远高于奈奎斯特频率的速率对输入采样，通过积分器和比较器构成反馈环路，将量化噪声推向高频段；随后数字抽取滤波器滤除带外噪声，并降采样输出。一阶Σ-Δ调制器的噪声整形斜率为20dB/十倍频，二阶为40dB/十倍频。因此，Σ-ΔADC在音频、称重、温度测量等低速高精度场景中几乎无可替代，可轻松实现16~24位有效分辨率。

流水线型（Pipeline ADC）将转换任务拆分为多级级联。每一级完成少量位（通常1.5~3位）的粗量化，并将残差放大后传给下一级，各级结果在数字端按权重对齐并组合。由于各级可同时处理不同采样点，流水线ADC具有很高的吞吐率，常见于10~14位、几十到几百MSPS的通信与视频采集。代价是存在流水线延迟（Latency），且模拟电路对级间增益误差和失调较敏感。

闪速型（Flash ADC）是最直接的架构：N位转换需要2^N-1个比较器，输入电压同时与所有参考电平比较，编码器立即输出温度计码对应的二进制结果。它在一个时钟周期内完成转换，速度最快，但比较器数量随位数指数增长，功耗和面积迅速失控。因此Flash多用于6~8位超高速场景，如示波器前端、高速串行链路均衡和雷达接收机。

二、关键参数与架构的对应关系

架构选择本质上是在速度、精度、功耗、面积和延迟之间寻找平衡点。下表总结了四种架构的典型参数区间与适用场景，可作为选型的第一道筛选依据。

架构	典型分辨率	典型采样率	功耗/面积	延迟	典型应用
SAR	8~18位	1kSPS~10MSPS	低	无	多通道采集、工业控制、便携仪表
Σ-Δ	16~24位	10SPS~1MSPS	中低	高（滤波器群延迟）	音频、称重、温度、生物电信号
Pipeline	10~14位	10MSPS~500MSPS	中高	多周期流水线延迟	通信接收机、视频ADC、超声
Flash	4~8位	100MSPS~数GSPS	很高	单周期	示波器、雷达、高速串行接口

三、典型场景与选型案例

假设要设计一台八通道工业温度采集器，每通道采样率100SPS，要求有效分辨率优于16位，且通道间需要轮询切换。此时SAR ADC是首选：它没有流水线延迟，多路复用后无需等待流水线排空；功耗低，适合长期在线运行；配合外部仪表放大器即可达到16~18位。若换成Σ-Δ，虽然分辨率更高，但多通道切换后需要等待数字滤波器建立，且每通道独立调制器会显著增加成本。

再考虑一个音频采集场景：采样率48kSPS，要求信噪比大于100dB。Σ-Δ架构几乎是不二之选，因为过采样和噪声整形可以在1位量化器的基础上获得20位以上的有效精度，而SAR在同等速度下很难达到如此高的信噪比。

对于软件无线电接收机，中频采样率可能达到100MSPS以上，分辨率要求12~14位。Pipeline ADC凭借其高吞吐率和适中的精度成为主流选择。若前端需要直接采样GHz级信号，则往往采用Flash或时间交织（Time-Interleaved）架构。

选型提示：先确定“速度—精度”落点，再考虑功耗、延迟和成本。若速度低于1MSPS且精度高于16位，优先考虑Σ-Δ；若速度在1kSPS~10MSPS且精度8~18位，优先考虑SAR；若速度高于10MSPS且精度10~14位，考虑Pipeline；若速度高于100MSPS且精度不超过8位，考虑Flash。

四、常见误区与复盘

误区一：分辨率等于精度。Σ-Δ标称24位，但有效位数（ENOB）可能只有20位；SAR标称16位，若参考电压噪声大，实际ENOB可能不足14位。选型时必须看ENOB和信噪比，而非仅看分辨率。
误区二：忽略延迟。Pipeline ADC存在流水线延迟，在闭环控制或多通道轮询中会导致相位滞后；Σ-Δ的数字滤波器群延迟在快速切换通道时会造成数据错位。SAR无延迟，在实时控制中优势明显。
误区三：忽视输入驱动要求。SAR的采样保持电路在采样瞬间会从输入端抽取电荷，若驱动放大器带宽不足，会导致建立误差；Σ-Δ的输入是开关电容结构，同样需要低阻抗驱动。Pipeline和Flash对输入缓冲的要求更高，尤其在高频段。
误区四：认为Flash一定最快。Flash的单周期延迟确实最小，但时间交织SAR和Pipeline在等效采样率上可以超越Flash，且功耗和面积更优。现代高速ADC更多采用时间交织SAR或Pipeline而非纯Flash。

  复盘要点：架构选择没有“最好”，只有“最合适”。SAR胜在均衡与低延迟，Σ-Δ胜在精度与噪声整形，Pipeline胜在吞吐率，Flash胜在单周期速度。设计时应从系统需求出发，先锁定速度与精度区间，再评估功耗、延迟、驱动能力和成本，最后通过ENOB和噪声预算验证选型是否成立。

选型决策伪代码：
if 采样率 < 1MSPS and 分辨率 >= 16位:
    优先 Σ-Δ
elif 1kSPS <= 采样率 <= 10MSPS and 8位 <= 分辨率 <= 18位:
    优先 SAR
elif 10MSPS < 采样率 <= 500MSPS and 10位 <= 分辨率 <= 14位:
    优先 Pipeline
elif 采样率 > 100MSPS and 分辨率 <= 8位:
    优先 Flash 或 时间交织架构
else:
    重新评估系统指标，考虑多芯片并行或时间交织方案

掌握四种架构的工作机制与适用边界后，下一步需要深入理解ADC的静态与动态性能指标，包括失调误差、增益误差、INL、DNL、SNR、SFDR和ENOB，这些指标将直接决定采集系统能否达到设计目标。