3. 高速编码器信号特性
高速编码器的时间同步设计，首先要回到信号本身。编码器输出的并不是理想方波，而是带有上升沿、下降沿、抖动、反射和延迟的物理信号。当分辨率提高、转速上升、线缆延长时，脉冲频率、差分电平标准、信号完整性和传输延迟会共同决定同步误差的上限。理解这些特性，是后续做时钟对齐、延迟补偿和抖动预算的前提。
一、高频脉冲：频率、边沿与带宽
高速编码器常见输出包括增量式 A/B/Z 脉冲、串行位置数据以及时钟同步信号。以 23 位多圈绝对值编码器为例，若每圈 2^23 个位置，在 6000 rpm 下，串行时钟或内部采样节拍可达到数十 MHz；增量式编码器在 1 μm 分辨率、1 m/s 线速度下，脉冲频率也可达 1 MHz 以上。高频脉冲带来的核心问题不是“有没有电平”，而是“边沿是否干净、采样时刻是否稳定”。
数字脉冲的频谱能量集中在边沿处。上升时间越短，等效带宽越高。工程上常用经验公式估算：
BW ≈ 0.35 / Tr
Tr = 1 ns → BW ≈ 350 MHz
Tr = 5 ns → BW ≈ 70 MHz
Tr = 20 ns → BW ≈ 17.5 MHz如果线缆、连接器或接收端带宽不足，高频分量被衰减，边沿变缓，码间干扰和抖动增大。因此，高速编码器选型时必须同时看脉冲频率、上升时间和接收芯片带宽，而不能只看“最高频率”。
二、差分信号、LVDS 与 RS-422
高速编码器普遍采用差分传输，因为差分对可以抵消共模噪声、降低地弹影响，并形成较稳定的回流路径。常见标准有 RS-422 和 LVDS，两者都使用两根互补线，但电气特性和适用场景不同。
| 特性 | RS-422 | LVDS |
|---|---|---|
| 典型差分电压 | ±2 V 至 ±6 V | 约 ±350 mV |
| 共模范围 | 较宽，抗干扰强 | 较窄，通常 0～2.4 V |
| 速率能力 | 通常几十 Mbps | 可达数百 Mbps 至 Gbps |
| 功耗 | 较高 | 低 |
| 典型应用 | 工业编码器、长线传输 | 高速串行编码器、短距板间 |
| 终端匹配 | 约 100～120 Ω | 约 100 Ω |
RS-422 的摆幅大，适合电磁环境复杂、线缆较长的工业现场；LVDS 摆幅小、边沿快，适合高速串行数据和短距离传输。若把 LVDS 当 RS-422 长线使用，或把 RS-422 直接接入 LVDS 接收器，都会造成误码、抖动甚至接口损坏。
三、信号完整性与传输延迟
信号完整性关注的是信号在传输路径上的质量，包括反射、串扰、衰减、地弹和抖动。高速编码器系统中，最常见的三类问题是：
- 反射：阻抗不连续，如连接器、过孔、线宽突变、未端接，导致边沿出现振铃和台阶。
- 串扰：相邻信号线耦合，尤其当 A/B/Z 与时钟线并行较长时，会引入相位抖动。
- 衰减与趋肤效应：线缆越长，高频分量损失越大，边沿变缓，接收端采样窗口缩小。
传输延迟是时间同步中最直接的误差来源。信号在 PCB 走线中的传播速度约为 6 in/ns，在电缆中约为 5～6 in/ns。若两根差分线长度差 1 in，延迟差约 170 ps；若时钟线与数据线长度差 10 in，延迟差可达 1.7 ns。对于 10 MHz 时钟，1.7 ns 已接近 2% 周期，足以影响采样相位。
PCB 微带线延迟：约 140～180 ps/in
PCB 带状线延迟：约 170～200 ps/in
双绞线延迟：约 1.5～2.0 ns/m
长度差 10 cm → 延迟差约 150～200 ps因此，高速编码器接口设计必须做“等长 + 端接 + 参考平面”三件事。等长保证差分对和时钟/数据组内偏移可控；端接抑制反射；参考平面提供稳定回流路径，避免回流绕行造成额外电感和辐射。
四、案例：从波形异常到同步误差
某设备使用 19 位串行编码器，时钟 25 MHz，线缆 5 m。调试时发现位置数据偶发跳变，示波器观察时钟信号边沿有明显振铃，数据眼图几乎闭合。排查结果如下：
- 编码器输出为 LVDS，但接收端误用了 RS-422 终端电阻 120 Ω，且未加共模偏置，导致共模电压超出 LVDS 输入范围。
- 时钟与数据差分对长度差约 8 mm，延迟差约 40 ps，虽不致命，但叠加线缆衰减后使采样裕量进一步缩小。
- 电缆屏蔽层单端接地，回流路径不连续，共模噪声转化为差分抖动。
整改后，接收端改用 100 Ω 差分端接并加共模偏置，差分对重新等长，屏蔽层双端接地并加共模扼流圈。眼图重新张开，位置跳变消失。这个案例说明：高速编码器的同步问题，往往不是算法问题，而是信号完整性和接口匹配问题。
五、设计检查清单
- 确认编码器输出标准是 RS-422 还是 LVDS，接收端电气参数是否匹配。
- 差分对等长、等距、同层或相邻层，长度偏差控制在 5 mil 以内。
- 终端电阻值正确：RS-422 约 100～120 Ω，LVDS 约 100 Ω，位置尽量靠近接收端。
- 参考平面连续，避免跨分割；回流路径不中断。
- 时钟线与数据线分组等长，组内偏移小于采样窗口的 10%～20%。
- 线缆屏蔽层按现场要求单端或双端接地，必要时加共模扼流圈。
- 用示波器检查上升时间、振铃、眼图和抖动，而不是只看逻辑电平。
总结来看，高速编码器的信号特性可以归纳为一条链：高频脉冲决定带宽需求，差分标准决定电气匹配，信号完整性决定边沿质量，传输延迟决定同步偏差。只有把这条链上的每个环节都控制住，后续的时间同步算法才有稳定的物理基础。