📚 课程目录第4章采样电路设计

4. 采样电路设计

分流器把大电流转换成毫伏级差分电压，采样电路的任务是在不破坏测量精度的前提下，把这微弱信号放大、滤波并送入 ADC。本节围绕运放选型、增益电阻网络、RC 滤波、ADC 接口与抗混叠五个环节展开，形成一条从分流器到数字量的完整信号链。

一、核心原理：信号链的误差预算

分流器输出为 V_shunt = I × R_shunt，典型值在 10 mV～100 mV 之间。采样电路需要完成三件事：差分提取、增益放大、带宽限制。任何一级引入的失调、噪声或漂移都会直接折算到电流误差中。因此设计的第一步不是选器件，而是做误差预算：把总误差目标（例如 ±0.5% 满量程）拆解到运放失调、增益电阻失配、ADC 量化与参考源上。

误差预算示例：运放失调 50 µV + 电阻网络失配 0.1% + ADC 量化 0.05% + 参考源 0.1%，合计约 0.25%，留出余量给温漂与噪声。

二、运算放大器选型

分流器采样运放的核心指标是低失调、低温漂、高共模抑制比（CMRR）和足够的带宽。由于分流器常位于高边或低边，共模电压可能远高于电源轨，因此需要选择支持相应共模范围的器件。

失调电压 V_OS：直接叠加在分流电压上，建议选择 V_OS ≤ 100 µV 的零漂移或斩波运放。
失调温漂：决定全温区精度，优先选择 ≤ 0.5 µV/°C 的器件。
CMRR：高边采样时共模变化大，CMRR 应 ≥ 100 dB。
增益带宽积 GBW：需覆盖目标带宽的 10 倍以上，避免增益误差。
输入偏置电流：与电阻网络阻抗共同产生附加失调，高阻网络需选 CMOS 或 JFET 输入。

常见方案包括零漂移运放（如 INA 系列电流检测放大器）、精密运放（如 OPA333）以及集成差分放大器。集成电流检测放大器内部已匹配电阻网络，CMRR 和温漂更优，适合高边采样；分立运放方案则更灵活、成本更低。

三、增益电阻网络

增益由反馈电阻网络决定。以差分放大器为例，增益 G = R_f/R_in。电阻的绝对精度影响增益误差，而比值匹配度影响 CMRR。因此应选用同一批次、同一封装的精密电阻，甚至使用电阻网络或集成匹配电阻。

增益计算：
G = Rf / Rin
例：Rin = 1 kΩ，Rf = 49.9 kΩ → G ≈ 49.9

CMRR 受电阻失配影响：
CMRR ≈ 20·log10( (1 + G) / (4·ΔR/R) )
若 ΔR/R = 0.1%，G = 50 → CMRR ≈ 20·log10(51/0.004) ≈ 82 dB

为兼顾增益精度与共模抑制，建议电阻容差 ≤ 0.1%，温度系数 ≤ 25 ppm/°C。若采用分立方案，可在反馈回路中加入微调电位器进行校准，但会引入长期漂移风险。

四、滤波电路与抗混叠设计

采样信号中混有开关噪声、PWM 纹波和外部干扰。滤波分为两级：第一级在运放输入端或反馈回路中设置低通，抑制高频干扰；第二级在 ADC 前设置 RC 抗混叠滤波器，限制进入 ADC 的信号带宽，防止高频分量折叠回基带。

抗混叠滤波器的截止频率应低于 ADC 采样率的一半（奈奎斯特频率），通常取采样率的 1/10～1/5。例如 ADC 采样率为 10 kSPS，则截止频率可设为 1 kHz～2 kHz。RC 参数需同时考虑源阻抗与 ADC 采样保持电容的匹配。

抗混叠 RC 设计：
fc = 1 / (2πRC)
目标 fc = 1 kHz，选 C = 100 nF
R = 1 / (2π × 1 kHz × 100 nF) ≈ 1.59 kΩ
取 R = 1.6 kΩ，C = 100 nF

注意：R 过大将与 ADC 输入电容形成分压，
导致采样建立时间不足，需核对 ADC 数据手册。

在运放反馈回路中并联小电容可形成一阶低通，既限制带宽又降低输出噪声，但电容过大会影响环路稳定性，需留足相位裕度。

五、ADC 接口与布局要点

ADC 接口设计关注三点：输入范围匹配、参考电压稳定、采样建立时间。运放输出应覆盖 ADC 满量程，并留 10% 余量避免削顶。参考电压的噪声和温漂直接决定量化精度，建议使用低噪声基准并加去耦电容。

环节	关键参数	典型取值	影响
运放	V_OS / 温漂	≤ 100 µV / ≤ 0.5 µV/°C	直流精度
增益电阻	容差 / 温漂	0.1% / 25 ppm/°C	增益误差与 CMRR
抗混叠 RC	截止频率	采样率 1/10～1/5	噪声折叠
ADC 参考	噪声 / 温漂	低噪声基准	量化精度
布局	开尔文连接	分流器四线制	寄生电阻误差

PCB 布局上，分流器应采用开尔文四线连接，采样走线从分流器焊盘内侧引出，避免走线电阻叠加。运放输入走线尽量短且对称，减少共模干扰。模拟地与数字地单点连接，ADC 下方铺地并加去耦电容。

六、案例与误区复盘

某 48 V 电池管理系统采用高边分流器采样，初始方案使用普通运放差分放大，增益 50 倍。测试发现满量程误差达 2%，且随温度漂移明显。复盘发现：运放失调温漂 5 µV/°C，电阻容差 1%，且未加抗混叠滤波，PWM 噪声折叠导致读数跳动。

改进措施：更换为零漂移电流检测放大器，电阻容差提升至 0.1%，在 ADC 前增加 1.6 kΩ + 100 nF 抗混叠滤波，并优化开尔文连接。改进后满量程误差降至 0.3% 以内，温漂显著改善。

常见误区：只关注运放增益而忽略电阻匹配；抗混叠滤波器截止频率设置过高；ADC 参考电压未充分去耦；分流器采样点未采用开尔文连接。这些都会让理论精度在实际中大打折扣。

综上，采样电路设计是一条从分流器到 ADC 的完整信号链。运放决定直流精度，电阻网络决定增益与共模抑制，RC 滤波决定噪声带宽，ADC 接口决定量化质量。只有把误差预算、器件选型、滤波参数与布局细节统一考虑，才能让分流器采样在宽温区与复杂电磁环境中保持稳定可靠。