4. 采集系统总体架构

MEMS加速度计采集系统并不是“传感器 + 单片机”的简单拼接，而是一条从物理加速度到数字样本、再到上位机可视化与存储的完整信号链。任何一个环节的带宽、噪声、时序或供电设计不匹配，都会在最终数据中表现为漂移、混叠、丢包或量化噪声抬升。因此，总体架构设计的核心任务是：明确各模块的职责边界，定义接口的电平、速率与阻抗，并让整条链路的噪声、带宽和时序预算相互匹配。

一、核心原理：七模块协同的信号链

典型的 MEMS 加速度计采集系统由七个功能模块构成，它们按信号流向依次协同：

• 传感器：将加速度转换为差分电容、电压或电流变化，输出常叠加共模偏置与高频载波。
• 模拟前端（AFE）：完成缓冲、放大、抗混叠滤波与电平搬移，把传感器输出调整到 ADC 输入范围。
• ADC：在采样时钟驱动下把模拟量量化为数字码，决定系统的分辨率、采样率与动态范围。
• MCU/FPGA：负责采样时序控制、数据打包、滤波、缓存与协议封装，是系统的“调度中心”。
• 电源：为各模块提供低噪声、低纹波的模拟与数字供电，并管理上电时序与功耗模式。
• 通信接口：把数字样本可靠地传输到上位机，常见有 UART、SPI、USB、以太网等。
• 上位机：完成数据接收、解析、显示、存储与算法分析，是最终价值呈现端。

协同设计的关键在于“预算分配”：先由应用确定量程、带宽与分辨率，再反推 ADC 位数与采样率，进而确定 AFE 增益与噪声上限，最后约束电源纹波和通信吞吐。任何一环超出预算，整条链路都会成为瓶颈。

二、方法流程：从需求到接口定义的协同设计步骤

1. 需求分解：确定量程（如 ±2 g）、带宽（如 0~500 Hz）、分辨率（如 1 mg）与采样率（如 2 kSPS）。
2. ADC 选型：根据动态范围与带宽选择 Σ-Δ 或 SAR 型 ADC，确定位数、采样率与接口类型。
3. AFE 设计：计算增益、噪声上限与抗混叠滤波器截止频率，保证信号在 ADC 满量程内且噪声不淹没最小可测加速度。
4. MCU/FPGA 时序规划：分配采样触发、数据读取、缓存与通信发送的时间片，避免采样与传输争用。
5. 电源与地设计：分离模拟与数字供电，规划 LDO、去耦电容与地平面，控制纹波在 ADC 噪声预算之内。
6. 通信协议定义：确定帧头、时间戳、通道号、校验与波特率/带宽，保证上位机可解析且不丢帧。
7. 联调与验证：用已知激励（转台、振动台）验证整链路的幅频响应、噪声底与延迟。

三、关键参数与接口协同清单

四、案例场景：2 kSPS 三轴振动采集系统

以一台工业设备振动监测节点为例：三轴 MEMS 加速度计量程 ±2 g，带宽 500 Hz，要求分辨率优于 1 mg。设计时选择 24 bit Σ-Δ ADC，采样率设为 4 kSPS，AFE 增益为 10，抗混叠截止频率设为 1 kHz。MCU 通过 SPI 以 8 MHz 读取 ADC，每 250 μs 触发一次采样，数据先写入环形缓冲区，再由 UART 以 921600 bps 打包发送到上位机。电源采用两级 LDO，模拟供电单独走线，纹波控制在 200 μV 以内。

采样周期: 250 us (4 kSPS)
每帧数据: 帧头(2B) + 时间戳(4B) + 三轴(6B) + 校验(2B) = 14 B
通信带宽: 4000 帧/s × 14 B = 56 kB/s
UART 921600 bps ≈ 92 kB/s，余量约 39%

联调时发现上位机偶发丢帧，排查后确认是 UART 发送与 ADC 读取共用同一中断优先级，导致采样中断被通信中断延迟。将 ADC 读取中断设为最高优先级、通信发送改为 DMA 搬运后，丢帧消失，噪声底也从 2.1 mg 降到 0.8 mg。

五、常见误区与复盘

• 只关注 ADC 位数，忽略 AFE 噪声：24 bit ADC 前面若接高噪声放大器，有效位数可能只有 14 bit。
• 抗混叠滤波器截止频率设置过高：高于 Nyquist 频率的振动会混叠到低频，污染真实信号。
• 电源纹波未纳入噪声预算：开关电源纹波会通过传感器和 AFE 耦合进信号链，表现为周期性干扰。
• 通信带宽估算不足：只算净数据量，忽略帧头、校验和协议开销，导致高采样率下丢帧。
• MCU 中断优先级混乱：通信与采样争用 CPU，造成采样抖动，表现为时间戳不均匀。

总体架构设计的本质，是把“传感器—AFE—ADC—MCU/FPGA—电源—通信—上位机”视为一个整体，用统一的噪声、带宽、时序和功耗预算去约束每个模块。只有当各模块的接口参数相互匹配，采集系统才能在真实工况下稳定输出可信的加速度数据。