4. 测试平台搭建

双脉冲测试（DPT）能否得到可信的开关损耗、di/dt、dv/dt 与电压过冲数据，很大程度上不取决于示波器带宽，而取决于测试平台的物理实现。一个布局松散、去耦不足、探头校准不到位的平台，会把回路寄生电感、共模干扰和测量误差混入波形，使 SiC MOSFET 的真实开关行为被掩盖。本节围绕功率回路布局、母线电容选型与去耦、叠层母排设计、探头选型与校准、安全防护五个环节，给出可落地的搭建方法。

一、核心原理：寄生参数决定测量上限

SiC MOSFET 的开关时间可低至十几纳秒，此时回路中的寄生电感 Lloop 与器件电流变化率共同决定电压过冲：V_spike = V_bus + Lloop × di/dt。若 Lloop 为 50 nH、di/dt 为 2 kA/μs，则过冲可达 100 V，足以误判器件应力。因此平台搭建的第一原则是：让换流回路的面积尽可能小，让去耦电容尽可能靠近被测器件，让测量点尽可能贴近器件端子。

二、功率回路布局与母线电容去耦

功率回路应遵循“最小换流面积”原则：母线电容、上管、下管、负载电感构成的高频换流路径要紧凑，直流输入与负载端子可外移。上管与下管建议采用同一封装半桥模块或紧贴安装的分立器件，源极与漏极的功率走线尽量宽、短、平行且贴近，以抵消磁场。负载电感应选用低寄生电容的空心或铁粉芯电感，避免饱和导致电流波形失真。

母线电容承担高频脉冲电流，选型需同时关注容值、ESL、ESR 与纹波电流能力。电解电容容值大但 ESL 高，适合作为能量池；薄膜电容 ESL 低、纹波电流能力强，适合作为高频去耦。工程上常采用“电解 + 薄膜”并联，并在器件端子处再并联 0.1～1 μF 的高频陶瓷电容。去耦效果的关键不是总容值，而是电容到器件的回路电感。

母线电容配置示例（800 V / 100 A 级 DPT）：
C_bulk  : 470 μF / 900 V 电解电容 ×2   → 能量缓冲
C_film  : 10 μF / 1100 V 薄膜电容 ×4   → 高频去耦
C_hf    : 0.47 μF / 1200 V C0G 陶瓷 ×2 → 端子就近去耦
目标：器件端子处测得的高频回路电感 < 20 nH

三、叠层母排设计

叠层母排（Laminated Busbar）通过将正、负母排以薄绝缘层压合，使正负电流方向相反、磁场相互抵消，从而把回路电感从几十 nH 降到几 nH。设计要点包括：正负铜排尽量等宽并完全重叠；绝缘层尽量薄（如 0.2～0.5 mm 的聚酰亚胺或 FR4）；在电容与器件之间采用多点、对称的端子连接；避免出现“细颈”和单点汇流。若使用 PCB 代替母排，应采用多层板并把正负平面相邻布置，同时用多过孔并联降低电感。

四、电流电压探头选型与校准

电压测量推荐使用高压差分探头，带宽不低于 200 MHz，并注意共模抑制比。测量 Vds 时应使用探头自带的短接地弹簧，禁止使用长地线夹，否则接地环路会引入振铃。电流测量优先选用同轴分流器（Coaxial Shunt）或罗氏线圈：分流器精度高、带宽大，但需注意插入电感；罗氏线圈无插入阻抗，适合测 di/dt，但需关注低频响应与延时。

校准是常被忽略的环节。电压探头需用方波校准补偿；电流探头需做消磁与零漂校正；分流器需确认标定系数与温度系数。更重要的是去嵌（de-embedding）：探头与分流器引入的延时会造成电压电流波形时间错位，从而显著影响开关损耗积分结果。建议用双脉冲波形中的电流平台段对齐，或使用厂家提供的延时参数修正。

五、安全防护措施

双脉冲测试母线电压常达 800 V 以上，且存在大电流与储能电容，必须建立完整的防护链。操作上应遵循“先放电、后接线、再上电”的顺序；母线电容需并联泄放电阻，并在断电后使用万用表确认电压降至安全值。测试区域应设置绝缘垫、隔离围栏与警示标识；示波器与探头应远离高压回路，避免共地环流。建议使用带过流保护与紧急停机的直流电源，并在首次上电时采用限流电阻或低压预充。

六、平台搭建检查清单与常见误区

完成搭建后，建议按以下清单逐项确认：换流回路面积是否最小；去耦电容是否紧贴器件端子；叠层母排是否正负完全重叠；探头接地是否使用弹簧；电流与电压通道延时是否已校正；泄放与保护是否有效。常见误区包括：只关注电容总容值而忽略 ESL；用长地线夹测 Vds 导致振铃误判；未做延时去嵌就计算 Eon/Eoff；以及把探头放在远离器件端子的位置测量，导致波形失真。

平台搭建完成后，建议先用低母线电压（如 100 V）进行空载与轻载双脉冲验证，确认波形无异常振铃、电流平台清晰、延时已对齐，再逐步升压至目标工况。只有平台本身可信，后续的驱动参数优化与损耗评估才有意义。