3. 数字控制基础

在模拟控制时代，PFC 的电流环、电压环由运放、比较器和乘法器搭建，参数由电阻电容决定，一旦定型就很难在线调整。进入数字控制后，数字信号处理器（DSP）与微控制器（MCU）接管了采样、运算和 PWM 生成，使 PFC 具备可编程、可通信、可自适应的能力。但数字控制并非“把模拟电路换成代码”这么简单，它引入了采样延迟、量化误差、计算耗时和中断抖动等新问题。理解这些基础环节，是后续环路优化的前提。

一、核心原理：数字 PFC 的闭环链路

数字 PFC 的典型信号链可以概括为：电压/电流采样 → ADC 转换 → 数字滤波与坐标运算 → 电压环与电流环调节 → PWM 占空比更新 → 驱动功率开关。其中，DSP 擅长在单周期内完成乘加运算（MAC），适合实现高频电流环；MCU 则更强调外设集成与成本，适合中低功率、对开关频率要求不极端的场合。

与模拟控制相比，数字控制的核心差异在于“时间离散”和“幅值离散”。采样只在特定时刻发生，控制量只在 PWM 周期边界更新，因此环路中天然存在一个到两个开关周期的延迟。这个延迟会压缩相位裕度，是数字 PFC 环路设计必须优先补偿的对象。

二、采样与量化：数字控制的“入口精度”

采样环节决定了数字环路能看到多真实的电流波形。PFC 电感电流呈三角波，若采样时刻落在开关管导通或关断瞬间，会引入大量开关噪声。工程上通常采用PWM 同步触发 ADC，把采样点放在三角波的中点或谷点，此时电流接近平均值，噪声最小。

量化误差来自 ADC 位数。12 位 ADC 在 3.3 V 满量程下，最小分辨率为 3.3/4096 ≈ 0.8 mV。若电流采样增益为 0.1 V/A，则电流分辨率约 8 mA。对于额定 5 A 的 PFC，这个分辨率足够；但对于轻载小电流，量化台阶会明显影响电流环的平滑度。必要时可采用过采样与均值滤波，用时间换精度。

// 典型 ADC 同步采样配置（伪代码）
EPwm1Regs.TBCTL.bit.CTRMODE = TB_COUNT_UPDOWN; // 增减计数
EPwm1Regs.ETSEL.bit.SOCASEL = ET_CTR_ZERO;     // 计数过零触发
EPwm1Regs.ETPS.bit.SOCAPRD = ET_1ST;           // 每个周期触发一次
AdcRegs.ADCSOC0CTL.bit.TRIGSEL = 5;            // 绑定 EPWM1 SOCA
AdcRegs.ADCSOC0CTL.bit.CHSEL  = 2;             // 选择电流通道
AdcRegs.ADCSOC0CTL.bit.ACQPS  = 15;            // 采样保持窗口

三、PWM 生成与中断实时性

PWM 是数字控制器的“输出执行器”。在 PFC 中，PWM 需要满足三个要求：分辨率足够、死区可配、与 ADC 严格同步。以 100 kHz 开关频率、100 MHz 时钟为例，一个周期有 1000 个计数刻度，占空比分辨率约 0.1%。若采用高分辨率 PWM（HRPWM），可把有效分辨率提升到 150 ps 级别，显著改善轻载时的电流波形。

中断是数字控制的“心跳”。电流环中断通常由 PWM 周期事件触发，优先级最高；电压环可放在较慢的定时器中断或主循环中。中断服务程序应尽量短小：只做 ADC 读取、坐标变换、PI 运算和 PWM 更新，避免浮点除法、打印和长循环。若中断执行时间超过开关周期，就会发生“丢周期”，表现为电流畸变甚至失控。

四、DSP 与 MCU 选型对比

五、案例与常见误区

某 3 kW 图腾柱 PFC 采用 100 kHz 开关频率，最初把电流环中断放在主循环中轮询执行，结果轻载时电流波形出现明显台阶。复盘发现：主循环被通信任务占用，采样更新不及时。改为 PWM 周期中断触发 ADC 与电流环后，THD 从 8% 降到 3% 以内。

常见误区包括：其一，采样点随意放置，未与 PWM 同步，导致电流采样噪声大；其二，中断中做浮点除法，单次耗时可能超过 2 μs，挤占控制时间；其三，忽略量化误差，在轻载时仍用固定 PI 参数，造成电流抖动；其四，电压环与电流环同速，既浪费算力，又容易引入噪声耦合。正确做法是让电流环紧跟 PWM 节奏，电压环降速运行，并在 ADC 入口加入适当的硬件滤波与软件均值。

数字控制的基础环节——采样、量化、PWM 生成与中断调度——共同决定了 PFC 环路的上限。只有把这些“底层时序”做扎实，后续的 PI 参数整定、相位补偿和 THD 优化才有意义。