3. 硬件描述语言基础

FPGA数据通路设计的本质，是将算法映射为可综合的硬件电路。硬件描述语言（HDL）是这一过程的载体，它不同于传统软件编程语言，强调并行性、时序性和物理资源的概念。本章聚焦于Verilog HDL（以Verilog-2001为主）与VHDL的核心语法、模块化设计方法、组合与时序逻辑的建模区别、有限状态机（FSM）的编写规范，以及仿真验证平台的搭建。掌握这些基础，是后续实现光开关控制算法（如MEMS镜面驱动、光交叉连接OXC调度）的必备前提。

上图展示了HDL设计的基础框架。本章将按照“语法结构 → 逻辑建模 → 状态机 → 仿真验证”的路径展开，每个部分均结合光开关控制中的实际场景进行说明。

3.1 Verilog/VHDL核心语法与模块化设计

3.1.1 核心原理：硬件描述语言的并行本质

Verilog和VHDL都是用于描述硬件行为的语言。与C语言等顺序执行不同，HDL代码在仿真时由事件驱动，在综合时映射为并行执行的逻辑门和触发器。模块（module/entity）是基本设计单元，通过端口（port）与外部通信。一个典型的Verilog模块包含模块声明、端口定义、数据类型声明、功能描述（assign/always/实例化）等部分。

对比维度	Verilog (HDL)	VHDL
语法风格	类C，简洁紧凑	类Ada，严谨冗长
数据类型	reg/wire/integer等	std_logic/std_logic_vector等
设计单元	module/endmodule	entity/architecture
进程语句	always@(敏感列表)	process(敏感列表)
适用场景	数字IC/FPGA设计主流	军工/航空/教学领域

3.1.2 操作流程：模块化设计方法

模块化设计遵循“自顶向下，逐层细化”的原则。首先定义顶层模块（如光开关控制顶层），然后将其划分为控制单元、数据通路、接口模块等子模块。每个子模块独立编写、独立仿真，最后在顶层通过实例化（instantiation）连接。

// 光开关控制模块 - 顶层示例
module optical_switch_controller (
    input  wire clk,
    input  wire rst_n,
    input  wire [7:0] cmd_in,
    output reg  [11:0] dac_value,
    output reg  switch_done
);
    // 内部信号
    wire [3:0] state;
    // 子模块实例化
    fsm_control u_fsm (
        .clk(clk), .rst_n(rst_n), .cmd_in(cmd_in),
        .state_out(state), .done(switch_done)
    );
    dac_driver u_dac (
        .clk(clk), .state(state), .dac_out(dac_value)
    );
endmodule

3.1.3 案例拆解：光开关模块接口定义

假设设计一个MEMS光开关驱动模块，需要控制DAC输出模拟电压。顶层模块包含时钟、复位、命令输入（8位）、DAC数据输出（12位）以及状态指示。通过模块化划分，将FSM控制与DAC驱动分离，便于独立测试和复用。

3.1.4 常见误区与总结

• 误区1：将Verilog当作C语言编写，使用for循环处理大量数据，导致综合出巨大的组合逻辑。
• 误区2：忽略信号位宽匹配，导致数据截断或符号错误。
• 误区3：在多个always块中对同一变量赋值，产生多驱动冲突。

总结：模块化设计是FPGA工程管理的基石。建议每个模块功能单一，端口清晰，使用参数化设计（parameter/localparam）提高复用性。

3.2 组合逻辑与时序逻辑建模

3.2.1 核心原理：两种逻辑的本质区别

组合逻辑的输出仅取决于当前输入，无记忆功能，使用assign（连续赋值）或always@(*)（组合逻辑块）描述。时序逻辑的输出不仅取决于当前输入，还取决于历史状态，在时钟边沿触发下更新，使用always@(posedge clk)描述。光开关控制中的DAC数据锁存、状态寄存器都属于时序逻辑。

3.2.2 判断方法与编码规范

判断一个always块是组合还是时序，看敏感列表：若包含posedge/negedge则为时序逻辑；若为“*”或所有输入信号则为组合逻辑。编码时需注意：

• 组合逻辑中使用阻塞赋值“=”，时序逻辑中使用非阻塞赋值“<=”。
• 时序逻辑中避免产生锁存器（latch），即所有分支都要赋值。
• 复位方式：同步复位（仅在时钟边沿判断复位）或异步复位（复位信号立即生效）。

// 时序逻辑示例：DAC输出寄存器
always @(posedge clk or negedge rst_n) begin
    if (!rst_n)
        dac_value <= 12'd0;
    else if (update_en)
        dac_value <= next_dac_value;
end

3.2.3 实战场景：光开关驱动中的时序控制

在光开关切换过程中，需要精确控制DAC输出电压的建立时间。假设DAC建立时间为10μs，系统时钟为100MHz（周期10ns），则需要计数1000个时钟周期。该计数器即为典型的时序逻辑，同时需要组合逻辑判断计数值是否达到目标。

3.2.4 常见误区与总结

• 误区1：在时序逻辑中使用阻塞赋值，导致仿真结果与综合后行为不一致。
• 误区2：敏感列表遗漏信号，导致仿真时输出不更新。
• 误区3：异步复位与同步释放处理不当，引起亚稳态。

总结：组合逻辑负责“计算”，时序逻辑负责“存储”。在数据通路设计中，合理划分组合与时序区域，是保证时序收敛的关键。

3.3 有限状态机（FSM）设计

3.3.1 核心原理：状态机的结构与类型

FSM是控制逻辑的核心，由状态寄存器、次态组合逻辑和输出逻辑组成。Moore型状态机的输出仅取决于当前状态，Mealy型状态机的输出取决于当前状态和输入。在光开关控制中，FSM用于管理“空闲→配置→驱动→稳定→完成”等阶段。

3.3.2 设计流程：三段式状态机模板

推荐使用三段式FSM：第一段为时序逻辑，负责状态寄存器更新；第二段为组合逻辑，计算次态；第三段为组合逻辑或时序逻辑，产生输出。这种写法结构清晰，易于维护和时序约束。

// 三段式FSM示例（部分）
// 第一段：状态寄存器
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) current_state <= IDLE;
    else current_state <= next_state;
end
// 第二段：次态组合逻辑
always @(*) begin
    case (current_state)
        IDLE: if (start) next_state = CONFIG;
              else next_state = IDLE;
        CONFIG: next_state = DRIVE;
        // ...
    endcase
end
// 第三段：输出逻辑
always @(*) begin
    case (current_state)
        DRIVE: dac_enable = 1'b1;
        default: dac_enable = 1'b0;
    endcase
end

3.3.3 案例拆解：光开关切换状态机

设计一个光开关控制FSM，包含4个状态：IDLE（空闲）、CONFIG（配置参数）、DRIVE（驱动DAC）、STABLE（等待稳定）。输入信号包括start、config_done、stable_done。输出信号包括dac_enable、switch_done。通过状态机确保各阶段严格顺序执行。

状态	行为	转移条件	输出
IDLE	等待命令	start=1 → CONFIG	dac_enable=0
CONFIG	加载配置	config_done=1 → DRIVE	dac_enable=0
DRIVE	输出DAC值	dac_settled=1 → STABLE	dac_enable=1
STABLE	保持稳定	stable_done=1 → IDLE	switch_done=1

3.3.4 常见误区与总结

• 误区1：状态编码使用二进制编码，导致多比特同时翻转，增加毛刺风险。建议使用格雷码或独热码。
• 误区2：FSM缺少default分支，综合出锁存器。
• 误区3：输出逻辑中产生组合环路。

总结：FSM是控制算法的核心载体。采用三段式写法，配合合理的状态编码和默认分支，可显著提高代码的可靠性和可读性。

3.4 仿真Testbench编写

3.4.1 核心原理：验证环境的作用

Testbench（测试平台）用于验证设计的功能正确性。它实例化被测模块（DUT），生成激励信号，并检查输出响应。Testbench本身不需要可综合，可以使用更灵活的高级语法，如initial块、task、function、文件读写等。

3.4.2 操作流程：搭建Testbench的步骤

1. 声明DUT的端口信号，并连接DUT实例。
2. 生成时钟信号（always #5 clk = ~clk;）。
3. 生成复位信号（initial块中赋值）。
4. 编写激励序列（模拟命令输入）。
5. 添加自检机制（$display、$monitor或自动比较）。

// Testbench 示例
module tb_optical_switch();
    reg clk, rst_n;
    reg [7:0] cmd_in;
    wire [11:0] dac_value;
    wire switch_done;
    // DUT实例化
    optical_switch_controller u_dut (
        .clk(clk), .rst_n(rst_n), .cmd_in(cmd_in),
        .dac_value(dac_value), .switch_done(switch_done)
    );
    // 时钟生成
    initial clk = 0;
    always #5 clk = ~clk;
    // 激励
    initial begin
        rst_n = 0; cmd_in = 0;
        #20 rst_n = 1;
        #10 cmd_in = 8'hA5;
        #200 cmd_in = 8'h00;
        #500 $finish;
    end
    // 监控
    initial $monitor("Time=%0t dac=%h done=%b", $time, dac_value, switch_done);
endmodule

3.4.3 案例拆解：光开关控制仿真验证

在仿真中，我们关注DAC输出是否在预期时间窗口内达到目标值，以及switch_done信号是否在稳定后拉高。通过设置不同的cmd_in值，验证FSM状态转移是否正确。仿真波形中，若dac_value在DRIVE状态后保持稳定，且switch_done在STABLE状态后拉高，则功能正确。

3.4.4 常见误区与总结

• 误区1：Testbench中忘记初始化信号，导致仿真出现X态。
• 误区2：时钟生成与复位释放时序不当，导致DUT未正确复位。
• 误区3：未设置仿真结束条件（$finish），导致仿真无限运行。

总结：Testbench是设计质量的保障。建议在编写RTL代码的同时编写Testbench，进行单元级和系统级验证。对于光开关控制这类涉及时序精度的设计，仿真验证尤为重要。

本章从HDL语法基础出发，系统讲解了模块化设计、组合/时序逻辑建模、FSM设计以及Testbench编写。这些知识构成了FPGA数据通路设计的核心技能。在实际项目中，建议读者结合具体的光开关控制需求，反复练习编写、仿真和调试，逐步提升硬件设计能力。