4. 112G SerDes技术基础
112G SerDes是1.6T光模块电接口层的核心物理层技术，它决定了光模块与交换芯片之间能否在功耗、误码率和成本约束下实现可靠互连。与56G NRZ时代相比，112G PAM4 SerDes在信号速率提升一倍的同时，将信号电平从2电平变为4电平，这对发射端均衡、接收端均衡、时钟恢复和前向纠错都提出了全新的设计要求。本节将系统拆解112G PAM4 SerDes的架构组成、关键模块的工作原理，以及工程实现中必须面对的设计挑战。
4.1 112G PAM4 SerDes整体架构与信号链路
核心原理：从NRZ到PAM4的架构演进
112G SerDes采用PAM4调制，每个符号携带2比特信息，符号速率仅为56.25GBaud，相比NRZ方案将Nyquist频率从56GHz降低到28.125GHz，大幅缓解了信道损耗压力。但代价是信号电平从2个增加到4个，信噪比理论上损失约9.6dB（即20×log10(1/3)），这对均衡器和FEC提出了更高要求。典型112G PAM4 SerDes架构包含发射端（TX）、接收端（RX）和FEC三大部分：TX侧完成FEC编码、预编码、发射均衡（FFE）和PAM4电平驱动；RX侧完成连续时间线性均衡（CTLE）、模数转换（ADC）、数字信号处理（DSP）均衡、时钟恢复（CDR）和FEC解码。
判断方法：如何评估SerDes架构优劣
评估112G SerDes架构时，需要关注以下关键指标：功耗效率（pJ/bit，当前主流产品在3.5~4.5pJ/bit范围）、误码率性能（FEC前BER需低于1e-6，FEC后低于1e-15）、均衡能力（可补偿的最大插入损耗，通常以dB@Nyquist衡量）、CDR抖动容忍度（需满足IEEE 802.3ck规范）以及自适应收敛速度（上电或通道切换后建立时间）。在系统层面，还需考虑SerDes与光模块DSP的协同——例如，电接口侧FEC与光模块内部FEC的级联策略，以及是否支持RS-FEC旁路模式。
| 架构维度 | 56G NRZ SerDes | 112G PAM4 SerDes | 关键差异说明 |
|---|---|---|---|
| 调制方式 | NRZ (2电平) | PAM4 (4电平) | 每符号携带2bit，速率翻倍 |
| 符号速率 | 56 GBaud | 56.25 GBaud | Nyquist频率减半 |
| 接收端架构 | 模拟均衡+判决器 | ADC+DSP均衡 | DSP提供更强均衡能力 |
| FEC要求 | 可选用RS(528,514) | 必须使用KP4 RS(544,514) | PAM4 SNR更低，需更强纠错 |
| 典型功耗 | 1.5~2.5 pJ/bit | 3.5~4.5 pJ/bit | DSP和ADC功耗显著增加 |
| 设计复杂度 | 中等 | 高 | 需要先进工艺和封装 |
实战场景：1.6T光模块电接口架构选型
在1.6T光模块设计中，电接口侧通常采用8路112G SerDes（8×112G = 896G）或16路56G SerDes（16×56G = 896G）两种方案。前者需要更高速率的SerDes但通道数少，后者通道数多但技术成熟。实际工程中，多数1.6T方案选择8×112G架构，因为通道数减少可降低PCB布线密度和连接器引脚数，但需要SerDes具备更强的均衡能力以应对长走线（通常可达10~15英寸）和多个连接器引入的损耗。在光模块内部，电SerDes与光DSP之间的互连通常采用XSR（eXtreme Short Reach）或USR（Ultra Short Reach）接口规范，信道长度仅3~5cm，损耗预算约10dB，此时SerDes可关闭部分均衡功能以降低功耗。
4.2 TX/RX均衡技术：从FFE到MLSD
核心原理：均衡器如何补偿信道损伤
112G PAM4信道的插入损耗在28GHz处通常超过20dB，加上反射和串扰，接收端信号眼图可能完全闭合。均衡器的核心作用是通过线性或非线性滤波，补偿信道频率响应不平坦和码间干扰（ISI）。TX侧采用有限冲激响应滤波器（FFE），通常3~5个抽头，预加重高频分量；RX侧采用CTLE + ADC + DSP均衡的组合：CTLE提供模拟域的宽带增益提升，ADC将模拟信号数字化后，DSP实现前馈均衡（FFE）、判决反馈均衡（DFE）和最大似然序列检测（MLSD）。
判断方法：均衡器配置与性能评估
均衡器配置需要根据信道特性动态调整。工程上通过自适应算法（如LMS、CMA）自动收敛抽头系数。评估均衡效果的关键指标包括：眼图张开度（Eye Opening）、信噪比（SNR）、误码率（BER）和均衡器收敛时间。对于PAM4信号，通常使用眼高（Eye Height）和眼宽（Eye Width）作为直观指标，要求FEC前BER低于1e-6。在调试中，可通过SerDes内置的环回（Loopback）和PRBS测试功能快速验证均衡效果。
案例拆解：长走线信道下的均衡调优
背景：某1.6T光模块项目中，电接口SerDes到光DSP之间的PCB走线长度为12英寸，经过2个连接器，预估总插入损耗在28GHz处达到28dB，远超SerDes标称的25dB补偿能力。初始现象：链路误码率在FEC前达到1e-4，眼图完全闭合，无法满足KP4 FEC的纠错门限（1e-6）。分析过程：通过时域反射计（TDR）测试发现，两个连接器处的阻抗不连续导致反射，叠加在信道损耗上进一步恶化信号质量。操作步骤：① 优化PCB走线，将走线宽度从4mil增加到5mil，减少损耗约2dB；② 在连接器焊盘处增加背钻，减少过孔残桩；③ 调整TX FFE抽头，增加pre-cursor和post-cursor预加重强度；④ 将RX CTLE增益从6dB提升到10dB，同时增加DSP中DFE抽头数从5个到8个。结果：经过优化后，FEC前BER从1e-4改善到3e-7，满足KP4 FEC纠错要求，FEC后BER达到1e-15以下。复盘经验：均衡器调优不能只依赖SerDes内部参数，必须结合PCB优化和连接器选型，从源头上降低信道损伤。
4.3 CDR时钟恢复与抖动管理
核心原理：从PAM4信号中提取时钟
CDR（Clock and Data Recovery）从接收信号中提取时钟信息，用于数据采样和判决。112G PAM4 SerDes的CDR面临两大挑战：一是PAM4信号在电平跳变时过零检测点较少，导致时钟能量稀疏；二是信号经过长信道后边沿变缓，抖动增大。主流方案采用基于ADC的数字化CDR，在DSP域通过Gardner算法或Muller-Mueller算法实现定时误差检测，配合环路滤波器（通常为二阶）和数控振荡器（NCO）生成采样时钟。部分SerDes还支持前馈时钟恢复（FFR），利用发射端同步的参考时钟辅助快速锁定。
判断方法：CDR性能指标与测试
CDR性能主要通过以下指标衡量：抖动容忍度（Jitter Tolerance）、抖动传递（Jitter Transfer）、锁定时间（Lock Time）和固有抖动（Intrinsic Jitter）。IEEE 802.3ck规范定义了112G SerDes的抖动容忍度模板，要求在特定频率点（如10MHz、100MHz）施加指定幅度的正弦抖动时，误码率不超过1e-6。测试时使用误码仪（BERT）注入受控抖动，扫描频率和幅度，绘制抖动容忍度曲线。
实战场景：多通道同步与CDR锁定
在1.6T光模块中，8个通道的SerDes需要协同工作。若各通道CDR独立锁定，通道间可能产生相位偏差，影响多通道并行数据的对齐。工程上采用通道间同步机制：通过一个公共参考时钟（如156.25MHz）驱动所有通道的PLL，CDR仅在参考时钟基础上做小范围相位调整，确保各通道采样相位一致。此外，在系统上电或通道切换时，CDR需要快速锁定（通常要求<100ms），否则会导致链路中断。调试中可通过SerDes寄存器读取各通道的锁定状态和相位偏移量，必要时手动调整相位偏移寄存器。
4.4 FEC前向纠错：KP4码与系统级设计
核心原理：RS(544,514) KP4 FEC的工作机制
KP4 FEC采用Reed-Solomon码，码字长度为544个符号，其中514个为信息符号，30个为校验符号，每个符号10比特。该码可以纠正最多15个符号错误（无论错误比特数多少）。在112G SerDes中，FEC编码在TX侧完成，解码在RX侧完成。FEC的净编码增益（NCG）约为5.5dB @ 1e-15，意味着在相同误码率下，使用FEC后系统可容忍的信噪比降低5.5dB。对于PAM4信号，这5.5dB的增益至关重要，因为PAM4相比NRZ损失了约9.6dB的SNR，FEC弥补了其中大部分损失。
判断方法：FEC配置与性能验证
FEC配置需考虑编码开销（KP4为5.8%）、延迟（编码+解码约100~200ns）和纠错能力。在系统设计中，需要根据链路误码率预算确定FEC前BER门限。例如，若要求FEC后BER低于1e-15，且KP4 FEC的纠错能力对应输入BER约1e-6，则链路设计需保证FEC前BER不超过1e-6。验证FEC性能时，可通过注入已知错误模式（如PRBS数据中人为翻转比特）测试FEC纠错能力，或通过长时间误码率测试统计FEC纠错前后的BER变化。
案例拆解：FEC增益不足的排障过程
背景：某112G SerDes链路在实验室测试中，FEC前BER为5e-7，理论上KP4 FEC应能完全纠错，但实际FEC后BER仍为1e-9，未达到1e-15目标。初始现象：FEC纠错后仍有残余误码。分析过程：检查FEC统计寄存器发现，错误符号数经常超过15个，说明错误呈突发性分布，超出了FEC单码字纠错能力。关键输入数据：通过示波器观察发现，信号在特定码型（如长串相同电平后跳变）时出现周期性眼图塌陷，导致突发错误。操作步骤：① 分析错误分布，发现错误集中在特定数据码型；② 调整TX FFE预加重，增加对低频分量的补偿；③ 优化RX DFE抽头，减少长尾ISI；④ 在FEC层启用交织（Interleaving）功能，将突发错误分散到多个码字中。结果：经过调整后，FEC后BER降至1e-15以下。复盘经验：FEC不是万能的，突发错误超过纠错能力时，必须从物理层均衡和交织两方面入手解决。
| FEC参数 | KP4 RS(544,514) | 说明 |
|---|---|---|
| 符号大小 | 10 bit | 每个符号代表一个10比特数据块 |
| 码字长度 | 544 符号 | 包含514个信息符号和30个校验符号 |
| 纠错能力 | 15 符号 | 可纠正任意15个符号内的错误 |
| 编码开销 | 5.8% | 30/514 ≈ 5.8% |
| 净编码增益 | ~5.5 dB @ 1e-15 | 相比无FEC时的SNR改善 |
| 典型延迟 | 100~200 ns | 编码+解码延迟，影响系统时延预算 |
4.5 112G SerDes设计挑战与工程实践
核心原理：五大设计挑战
112G PAM4 SerDes的设计挑战可归纳为五个方面：① 信道损伤——插入损耗、回波损耗、串扰在56GHz频段急剧恶化；② 功耗约束——ADC和DSP的功耗随速率线性增长，光模块散热条件有限；③ 非线性效应——TX驱动器和RX前端放大器的非线性会引入额外失真，PAM4对非线性更敏感；④ 工艺与封装——需要5nm/7nm先进工艺实现高速DSP，2.5D/3D封装用于集成光引擎；⑤ 测试验证——56GBaud PAM4信号的测试需要高带宽示波器和BERT，测试成本高。
判断方法：设计挑战的优先级评估
在项目启动阶段，需要根据应用场景确定设计挑战的优先级。对于光模块电接口（通常走线短、损耗低），功耗和面积是首要约束；对于背板应用（走线长、连接器多），信道损伤补偿能力是核心；对于AI/ML集群（大量并行链路），串扰和散热管理更为关键。工程上通过链路预算分析（Link Budget）量化各环节的损耗和噪声预算，确定SerDes的均衡能力需求。
实战场景：功耗与性能的平衡设计
在1.6T光模块中，8个112G SerDes的总功耗预算通常限制在12~15W（即每个SerDes 1.5~1.9W）。若SerDes功耗超标，将导致模块整体功耗超过QSFP-DD或OSFP的散热能力。工程实践中，可通过以下手段优化功耗：① 自适应均衡——根据信道质量动态调整均衡器强度，信道好时降低DSP功耗；② 低功耗模式——在空闲时进入低功耗状态；③ 工艺优化——使用先进工艺节点降低数字逻辑功耗；④ 架构优化——采用模拟均衡器替代部分DSP功能，减少ADC采样率。
总结复盘：112G SerDes设计的核心要点
- 架构选择：ADC+DSP架构是112G PAM4 SerDes的主流方案，模拟均衡仅作为辅助手段。
- 均衡策略：TX FFE预加重 + RX CTLE + DSP均衡（FFE+DFE+MLSD）的组合，需根据信道特性动态调整。
- CDR设计：基于ADC的数字化CDR是主流，环路带宽需在抖动容忍度和时钟能量之间平衡。
- FEC配置：KP4 RS(544,514)是必选，需确保FEC前BER低于1e-6，并考虑交织以应对突发错误。
- 功耗管理：在满足误码率前提下，通过自适应均衡和低功耗模式优化功耗。
- 测试验证：使用BERT和高速示波器进行完整测试，包括抖动容忍度、误码率和眼图测试。