📚 课程目录第3章高速信号完整性基础

3. 高速信号完整性基础

在25Gbps乃至112Gbps的SerDes链路中，信号的上升沿已缩短至皮秒量级，PCB走线不再仅仅是“导线”，而是具有分布参数的传输线。当信号的物理尺寸（波长）与走线长度可比拟时，电压和电流在走线上的传播呈现出波动特性。若忽视传输线效应，将直接导致眼图闭合、误码率（BER）恶化，甚至系统完全无法工作。本章将深入剖析高速信号完整性（SI）的四大核心支柱：传输线理论、S参数、阻抗匹配以及反射与串扰，并结合光模块DSP（数字信号处理器）与TIA（跨阻放大器）/Driver（驱动芯片）之间的高频互连场景，建立从理论到工程实践的完整认知框架。

3.1 传输线理论：从集总参数到分布参数

核心原理：何时必须使用传输线模型

在低频电路中，导线被视为理想的等电位连接点，电流在整个回路中瞬时建立，这称为集总参数模型。然而，当信号的上升沿时间（Tr）对应的空间延伸长度（即信号在介质中的传播距离）与走线物理长度可比时，走线上不同位置的电压和电流不再相同，此时必须采用分布参数模型。工程上有一个经验判据：当走线长度 L 大于信号有效波长 λ 的 1/10 时，即 L > λ/10，就必须按传输线处理。更实用的判据是：走线延迟 Td 大于信号上升时间 Tr 的 1/6 时，反射噪声将显著影响信号质量。

对于光模块中的高速链路，例如 50Gbps PAM4 信号，其奈奎斯特频率约为 13.28GHz，在 FR4 介质（εr≈4.2）中的波长约为 8.6mm。这意味着仅仅 0.86mm 的走线偏差就可能产生传输线效应。因此，从 DSP 的 TX 引脚到 TOSA（光发射组件）的 Driver 输入，或从 ROSA（光接收组件）的 TIA 输出到 DSP 的 RX 引脚，每一段 PCB 走线都必须视为具有特征阻抗的传输线。

特征阻抗与传播速度

传输线的核心参数是特征阻抗 Z0，它定义为传输线上入射波电压与入射波电流之比，仅由传输线的几何结构和介质材料决定，与线长无关。对于微带线和带状线，Z0 的计算公式如下：

微带线（近似公式）:
Z0 ≈ (87 / √(εr + 1.41)) × ln(5.98H / (0.8W + T))

带状线（近似公式）:
Z0 ≈ (60 / √εr) × ln(4H / (0.67π × (0.8W + T)))

其中:
- W = 走线宽度 (mil)
- T = 走线铜厚 (mil)
- H = 介质层厚度 (mil)
- εr = 相对介电常数

在高速 PCB 设计中，通常通过调整走线宽度 W 和介质厚度 H 来控制 Z0 为 50Ω（单端）或 100Ω（差分）。传播速度 Vp 则由介质常数决定：Vp = C / √εr_eff，其中 C 为光速，εr_eff 为有效介电常数（微带线因部分场在空气中，εr_eff 略小于 εr）。

工程经验：在 100G/400G 光模块的 PCB 设计中，差分走线阻抗通常控制在 100Ω ± 10%。对于 112Gbps 的 PAM4 信号，建议将阻抗公差收紧至 ±5%，因为更高阶的调制格式对阻抗失配引起的反射噪声更加敏感。

3.2 S参数：频域视角的链路表征

核心原理：散射参数的物理意义

S参数（散射参数）是描述线性网络在频域内信号传输和反射特性的标准工具。它基于入射波和反射波的概念，能够全面表征一个多端口网络的电气行为。对于高速互连链路，最常用的是 4 端口混合模式 S参数，它将差分信号和共模信号分开描述。关键参数包括：

SDD11（回波损耗）：端口1的差分反射系数，衡量能量反射回源端的比例。SDD11 越小越好，通常要求小于 -10dB（对应反射功率小于 10%）。
SDD21（插入损耗）：从端口1到端口2的差分传输系数，衡量信号能量从发送端传到接收端的效率。SDD21 越大越好，理想情况为 0dB，实际中因介质损耗和导体损耗会随频率增加而下降。
SDD12（反向传输）：隔离度，衡量信号从接收端反向传输到发送端的程度，通常与 SDD21 对称。
SCC21 / SCD21：共模传输和共模转差模转换，反映链路对共模噪声的抑制能力。

判断方法：如何解读 S参数曲线

在光模块 DSP 的评估阶段，工程师需要从供应商提供的 S参数模型（Touchstone 文件，.s4p）中提取关键信息。操作流程如下：

检查回波损耗：在奈奎斯特频率处（例如 53.125Gbps PAM4 的奈奎斯特频率为 26.56GHz），SDD11 应小于 -10dB。若在某个频点出现尖峰，说明该处存在严重的阻抗不连续。
评估插入损耗：查看 SDD21 的滚降曲线。在 26.56GHz 处，总插入损耗（包括 PCB 走线、过孔、连接器）不应超过 10-12dB，否则接收端的眼图张开度将严重受损。
关注群延迟波动：群延迟是 S21 相位对频率的导数。群延迟波动过大会引起码间干扰（ISI），导致眼图水平方向闭合。

参数	定义	典型要求（56Gbps PAM4）	失效风险
SDD11	差分回波损耗	< -10dB @ 26.56GHz	反射噪声增大，发射端眼图恶化
SDD21	差分插入损耗	> -8dB @ 26.56GHz	信号幅度衰减，SNR 下降
SDD21 群延迟	相位线性度	波动 < ±10ps	码间干扰，眼图水平闭合
SDC21 / SCD21	模式转换	< -20dB	共模噪声转化为差模噪声

3.3 阻抗匹配：反射的消除策略

核心原理：反射系数与阻抗失配

当传输线的特征阻抗 Z0 与负载阻抗 ZL 不相等时，入射波在负载端会产生反射。反射系数 Γ 定义为反射波电压与入射波电压之比：

Γ = (ZL - Z0) / (ZL + Z0)

当 ZL = Z0 时，Γ = 0，无反射，能量完全被负载吸收。当 ZL = 0（短路）时，Γ = -1，反射波反相；当 ZL = ∞（开路）时，Γ = +1，反射波同相。在高速链路中，阻抗失配的来源包括：走线宽度变化、参考平面不连续、过孔残桩、连接器引脚、封装引线等。

操作流程：DSP 与 TIA/Driver 互连的阻抗匹配设计

在光模块设计中，DSP 的 RX 端通常内置了 50Ω 或 100Ω 的片内端接电阻，而 TIA 的输出阻抗可能并非标准的 100Ω 差分。此时需要采取以下措施：

确认芯片端接：查阅 DSP 和 TIA/Driver 的数据手册，确认其片内端接（On-die Termination）的阻值。通常 DSP 的 RX 端支持 100Ω 差分端接，而 TIA 的输出可能需要外部并联电阻来匹配 100Ω。
计算外部端接电阻：若 TIA 输出阻抗为 80Ω 差分，则需在靠近 TIA 输出端并联一个 R = (100 × 80) / (100 - 80) = 400Ω 的电阻，使等效阻抗接近 100Ω。
AC 耦合电容：在 DSP 与 TIA 之间通常需要串联 AC 耦合电容（典型值 100nF），用于隔离直流偏置。电容的谐振频率应远高于信号频率，避免引入额外的阻抗不连续。
仿真验证：使用 SI 仿真工具（如 ADS、HyperLynx）对端接方案进行时域反射（TDR）仿真，观察阻抗曲线是否在目标值 ±10% 范围内。

风险提示：在 112Gbps 速率下，AC 耦合电容的封装寄生电感（约 0.4nH）会与电容本身形成串联谐振。建议使用 0201 或 0402 封装的电容，并放置在靠近接收端引脚处（距离 < 15mil），以最小化寄生效应。

3.4 反射与串扰：时域噪声的根源

核心原理：反射噪声与振铃

反射不仅导致能量损失，更严重的是产生振铃（Ringing）和过冲（Overshoot）。当驱动端阻抗 Zs、传输线阻抗 Z0 和负载端阻抗 ZL 三者不匹配时，信号会在源端和负载端之间多次反射，每次反射都会叠加在原始信号上，形成台阶状波形或振铃。对于 PAM4 信号，其四个电平之间的间距较小（例如 800mVpp 摆幅下，相邻电平间距仅约 267mV），反射噪声很容易导致电平误判。

核心原理：串扰的耦合机制

串扰是相邻走线之间通过电磁场耦合产生的噪声。它分为近端串扰（NEXT）和远端串扰（FEXT）。NEXT 出现在攻击信号的源端附近，其幅度与耦合长度和信号上升时间有关；FEXT 出现在攻击信号的接收端附近，其幅度与耦合长度成正比，且与信号的上升时间无关（在理想无损传输线中）。在光模块的 PCB 布局中，DSP 的 TX 差分对与 RX 差分对如果平行走线过长，TX 信号会通过串扰耦合到 RX 端，严重降低接收灵敏度。

案例拆解：25Gbps 光模块 DSP 与 TIA 互连的串扰排障

背景与约束：某 100G QSFP28 光模块产品在研发测试阶段，发现接收灵敏度比预期值恶化 2.5dB。模块内部结构为：DSP（7nm 工艺）位于 PCB 中央，ROSA 上的 TIA 输出通过一段 12mm 长的差分走线连接到 DSP 的 RX 引脚。PCB 层叠为 6 层，信号走线位于 L1 和 L3 层。

初始现象与目标：误码仪测试显示，在 -8dBm 光功率下，BER 为 1E-6，而设计目标为 < 1E-8。眼图测试发现 RX 端眼图垂直张开度仅为 45%，且存在明显的周期性抖动（PJ）。

关键数据与分析过程：

使用示波器 TDR 模式测量 RX 差分走线阻抗，发现阻抗在 100Ω ± 15% 范围内波动，尤其在靠近 DSP 引脚处存在一个 85Ω 的低阻抗点。
使用频谱分析仪测量 RX 端噪声频谱，发现存在一个 12.5GHz 的尖峰（对应 25Gbps 信号的基频），且该尖峰幅度在 TX 通道发送 PRBS31 信号时明显增大。
通过 3D 电磁场仿真软件（HFSS）提取 RX 走线与相邻 TX 走线之间的耦合系数，发现 L1 层上 RX 差分对与 TX 差分对平行走线长度达 8mm，间距仅 0.2mm（约 8mil），远小于 3W 规则（3 倍线宽）的要求。

实际操作步骤：

调整布线：将 RX 差分对与 TX 差分对之间的间距从 0.2mm 增大到 0.5mm（约 20mil），并将平行走线长度缩短至 3mm 以内。
增加屏蔽地孔：在 RX 和 TX 差分对之间每隔 1mm 放置一个接地过孔，形成地屏蔽墙，将串扰耦合降低约 6dB。
优化过孔设计：针对 DSP 引脚处的 85Ω 低阻抗点，将过孔的反焊盘（Anti-pad）直径从 0.3mm 增大到 0.45mm，减少过孔寄生电容，使阻抗恢复至 100Ω。
调整端接：在 TIA 输出端并联一个 100Ω 电阻（原设计为悬空），改善源端匹配，减少反射引起的振铃。

结果对比：经过上述修改后，RX 端眼图垂直张开度从 45% 提升至 68%，BER 在 -8dBm 光功率下从 1E-6 改善至 < 1E-10，接收灵敏度恢复至设计目标值。串扰噪声尖峰降低了 15dB。

风险与代价：增大走线间距和增加地孔占用了额外的 PCB 面积，导致 PCB 尺寸从 18mm × 22mm 增大至 20mm × 24mm，略微增加了模块成本。但相比重新流片或更换 DSP 方案，该代价完全可接受。

复盘经验：在高速光模块 PCB 布局阶段，必须严格执行 3W 间距规则（对于 25Gbps 以上信号建议 5W），并在布线完成后立即进行阻抗和串扰的后仿真验证，而不是等到 PCB 加工完成后再通过测试发现问题。

3.5 常见误区与设计复盘

误区一：认为 S参数只适用于频域分析。实际上，S参数可以通过 IFFT（逆傅里叶变换）转换为时域脉冲响应，用于眼图仿真。现代 SI 工具（如 Keysight ADS、Cadence Sigrity）均支持基于 S参数的通道仿真，能够直接预测误码率。

误区二：阻抗匹配只关注源端和负载端。在高速链路中，走线中途的每一个过孔、拐角、宽度变化都是一个阻抗不连续点。即使源端和负载端匹配良好，中途的反射仍会产生噪声。因此，需要利用 TDR 测量整个链路的阻抗轮廓，确保全程阻抗一致性。

误区三：串扰只与间距有关。串扰还与参考平面的完整性密切相关。如果走线跨越了分割的参考平面（例如电源层被分割成多个电压域），回流电流将被迫绕行，产生巨大的环路面积，导致串扰急剧增加。因此，保持参考平面连续是抑制串扰的前提。

总结复盘：高速互连设计的核心检查清单

检查项	设计目标	验证方法
差分阻抗	100Ω ± 5%	TDR 测量 / 阻抗计算器
回波损耗 SDD11	< -10dB @ 奈奎斯特频率	VNA 测量 / S参数仿真
插入损耗 SDD21	衰减 < 8dB @ 奈奎斯特频率	VNA 测量 / 通道仿真
串扰 NEXT/FEXT	< -35dB	3D 电磁场仿真 / 实测
过孔残桩	残桩长度 < 10mil 或背钻	PCB 制造文件审查
参考平面	连续无分割	PCB 布局审查

高速信号完整性不是单一参数的最优化，而是多个因素（阻抗、损耗、串扰、反射）的平衡。在光模块 DSP 与光电芯片的协同设计中，必须从链路预算的角度出发，将 PCB 走线、封装、连接器视为一个完整的通道来分析和优化。下一阶段，我们将深入探讨 DSP 的均衡算法（CTLE/DFE）如何补偿通道损耗，以及如何通过协同设计实现最优的系统性能。