2. CPO基础概念
共封装光学（Co-Packaged Optics，CPO）是面向下一代数据中心和AI算力集群互连的关键技术方向。其核心思想是将光引擎（Optical Engine）与交换芯片（Switch ASIC）或计算芯片共同封装在同一基板上，从而大幅缩短电信号在芯片与光模块之间的传输距离。与传统可插拔光模块方案相比，CPO在功耗密度、信号完整性、带宽扩展能力方面具有显著优势。本章将系统梳理CPO的基本架构、与可插拔方案的差异、关键组成部件的功能定位，并给出工程实践中的选型与设计要点。
2.1 CPO的基本架构与核心原理
CPO的架构本质上是将光模块的物理层功能（电光转换、光电转换、调制解调、时钟恢复等）从可插拔笼子中剥离出来，以芯片级或chiplet级的形式与交换芯片共同封装。从信号链路的视角看，CPO系统包含三个关键层次：电域（交换芯片内部逻辑与SerDes）、电-光转换域（光引擎内部的驱动器和调制器）、光域（光纤、波导、耦合器）。
在传统可插拔方案中，交换芯片的SerDes信号需要经过PCB走线、连接器、笼子、光模块金手指等多重物理链路，总长度通常达到10-20厘米，信号衰减和串扰严重。而CPO将光引擎放置在距离交换芯片边缘仅5-15毫米的位置，SerDes信号走线长度缩短至原来的十分之一以下。这种物理距离的缩短直接带来了三大收益：功耗降低（无需高摆幅驱动长走线）、带宽密度提升（单位面积可容纳更多光通道）、信号完整性改善（减少阻抗不连续点和串扰源）。
2.2 与可插拔光模块的区别：从系统级到封装级的范式转移
可插拔光模块（如QSFP-DD、OSFP）在过去十年主导了数据中心互连，其优势在于标准化、可维护性和供应链成熟度。然而，随着单端口速率从400G向800G、1.6T演进，可插拔方案的物理极限逐渐显现。下表从多个维度对比两种方案的本质差异：
| 对比维度 | 可插拔光模块 | CPO共封装光学 |
|---|---|---|
| 电信号传输距离 | 10-20 cm（PCB走线+连接器） | 5-15 mm（基板内走线） |
| SerDes功耗 | 高（需驱动长走线，约10-15 pJ/bit） | 低（短走线，约3-6 pJ/bit） |
| 可维护性 | 支持现场更换、升级 | 不可现场更换，故障需整机返修 |
| 标准化程度 | 成熟（MSA标准） | 尚在演进（OIF、COBO联盟推动中） |
| 带宽密度 | 受限于面板空间和散热 | 可在封装内集成数十个光引擎 |
| 激光器位置 | 模块内部（可独立更换） | 外置光源（ELS）或集成在光引擎中 |
| 散热路径 | 模块独立散热，与芯片分离 | 光引擎与芯片共享散热方案 |
| 成本结构 | 单模块成本低，但系统总成本高 | 封装成本高，但系统级TCO可能更低 |
从工程实践角度，可插拔方案在400G时代仍是主流，但CPO在功耗和带宽密度上的优势使其成为1.6T及以上速率的必然选择。值得注意的是，CPO并非完全取代可插拔，而是形成“近端CPO+远端可插拔”的混合架构，例如在机架顶部（TOR）交换机中采用CPO，在服务器网卡侧保留可插拔模块。
2.3 关键组成部件及其功能
CPO系统的核心部件包括光引擎、交换芯片、封装基板，以及辅助的光源、散热结构和测试接口。每个部件的设计都会影响整体性能，以下逐一展开。
2.3.1 光引擎（Optical Engine）
光引擎是CPO的“光收发信机”，通常采用硅光（Silicon Photonics）或InP（磷化铟）工艺制造。一个光引擎内部集成了多个通道的发射和接收功能。发射链路包括：激光器（通常外置，通过光纤或波导耦合进入光引擎）、调制器（马赫-曾德尔调制器MZM或微环调制器MRM）、驱动放大器；接收链路包括：光电探测器（Ge-PD或InGaAs-PD）、跨阻放大器（TIA）、限幅放大器。
光引擎的关键设计指标包括：每通道速率（当前主流为100G/lane，下一代200G/lane）、调制格式（PAM4为主，未来可能引入相干）、功耗预算（每通道目标低于5 pJ/bit）、耦合效率（光纤到芯片的耦合损耗需控制在1-2 dB以内）。
2.3.2 交换芯片（Switch ASIC）
交换芯片是CPO系统的“大脑”，负责数据包的转发、调度和流量管理。在CPO架构中，交换芯片的SerDes接口直接面向光引擎，因此其物理层设计需要与光引擎的电气接口匹配。当前主流交换芯片（如Broadcom Tomahawk 5、NVIDIA Spectrum-4）已开始集成CPO专用SerDes，支持更低的摆幅和更短的均衡器（CTLE/DFE）配置。
交换芯片与光引擎之间的电接口通常采用XSR（Extra Short Reach）或USR（Ultra Short Reach）标准，其特点是：通道损耗预算极低（<5 dB）、无需重定时器（Retimer）、支持高密度引脚排列。交换芯片的功耗密度极高（单颗可达500-1000W），因此散热设计必须与光引擎统一规划，避免光引擎工作在超过70°C的结温环境中。
2.3.3 封装基板（Substrate/Interposer）
封装基板承担着机械支撑、电气互连、散热传导和信号完整性保障的多重角色。CPO基板主要有两种技术路线：有机基板（Organic Substrate）和硅中介层（Silicon Interposer）。有机基板成本较低、翘曲控制相对容易，但布线密度有限；硅中介层可实现亚微米级线宽，适合高密度互连，但成本高且热膨胀系数（CTE）匹配需要特殊处理。
基板设计的关键挑战包括：差分走线阻抗控制（目标100Ω±10%）、电源完整性（低阻抗PDN设计，目标<1mΩ@100MHz）、热机械应力（光引擎与交换芯片的CTE差异可能导致焊点开裂）。在2.5D封装中，光引擎通常通过微凸点（Micro-bump）连接到硅中介层，再通过硅通孔（TSV）连接到有机基板。
2.4 案例拆解：一个800G CPO交换系统的设计要点
假设某云服务商需要构建一台51.2Tbps容量的数据中心核心交换机，采用CPO方案。初始目标：整机功耗低于15kW，端口密度支持64个800G OSFP端口（外部可插拔）或32个1.6T CPO端口。以下是设计过程中的关键决策与参数：
- 芯片选型：选用集成CPO接口的51.2T交换芯片，内置512个SerDes通道，每通道速率100G PAM4。芯片功耗预算为800W。
- 光引擎配置：采用8个光引擎，每个光引擎集成64个通道（32发/32收），每通道100G PAM4。光引擎总功耗目标为400W（每通道约6.25 pJ/bit）。
- 基板设计：采用2.5D硅中介层方案，尺寸为75mm×75mm。光引擎放置于交换芯片四周，距离芯片边缘8mm。差分走线长度控制在12mm以内，插入损耗<3dB@28GHz。
- 散热方案：采用液冷板+热界面材料（TIM）方案，冷却液入口温度45°C，光引擎结温控制在85°C以下。仿真显示，光引擎与交换芯片之间的热耦合导致光引擎温度比环境高15°C，因此需要优化TIM厚度和液冷板流道设计。
- 测试验证：在封装前对光引擎进行晶圆级测试，筛选出良品；封装后通过基板上的测试点进行系统级眼图测试。实测结果：PAM4眼图高度>120mV，误码率<1E-12，满足IEEE 802.3df规范。
该案例的复盘经验：CPO系统的设计必须从“芯片-封装-散热-测试”全链路协同推进，任何单一环节的优化都可能被其他环节的瓶颈抵消。例如，虽然光引擎功耗低于可插拔模块，但交换芯片的散热压力反而增大，因为光引擎无法像可插拔模块那样通过面板风道独立散热。
2.5 常见误区与设计复盘
在CPO项目实践中，以下误区需要特别警惕：
- 误区一：过度关注光引擎性能而忽视基板信号完整性。实际上，基板上的过孔残桩（Stub）、玻纤编织效应（Fiber Weave Effect）和铜箔粗糙度对高速信号的影响往往比光引擎本身更大。
- 误区二：认为CPO必然比可插拔方案成本低。CPO的封装成本、测试成本、良率成本在初期可能更高，只有在规模化量产和良率提升后才能体现成本优势。
- 误区三：忽略外置光源（ELS）的可靠性。CPO通常采用外置光源模块（可插拔或固定），光源的失效会导致多个光引擎同时故障，因此需要配置冗余光源和光功率监测。
- 误区四：散热设计只关注交换芯片。光引擎中的激光器对温度极其敏感，温度升高会导致波长漂移和输出功率下降，必须将光引擎的散热纳入整体热管理方案。