1. 光学卷积加速概述
卷积计算的“老三样”
在讲光学加速之前，我得先聊聊咱们平时怎么用电子芯片做卷积。你想想，从图像处理到神经网络，卷积操作说白了就是“乘加”——把输入和卷积核对应位置相乘，再把结果累加起来。这套流程在电子芯片里跑了快三十年，架构上基本就是“数据搬运→乘法器→加法器→写回”的循环。
我记得刚入行那会儿，带我的前辈指着FPGA上的DSP48模块跟我说：“这玩意儿一次能干一个乘加，但你要是想并行256个，就得翻好几百倍功耗。”当时我不太当回事，后来自己调过几个加速器项目才明白——这句话背后全是坑。
电子计算的三大瓶颈
做卷积加速，电子芯片有三座大山得翻。
- 存储墙：数据搬来搬去比计算本身还耗电。我见过一个项目，50%以上的功耗都花在DRAM和片上SRAM之间传来传去，计算核心反而不怎么动。
- 功耗墙：CMOS工艺越缩越难，单位面积散热密度上不去。你想想，几百万个乘加器同时干活，芯片表面烫得能煎鸡蛋。
- 带宽瓶颈：冯·诺依曼架构下，数据总线的宽度决定了吞吐上限。我曾调过一个5nm的AI加速器，算力做到100 TOP/s，但内存带宽才800 GB/s，实际利用率不到三成。
光计算的独特优势
那为什么大家开始盯上光子？说白了，光子天生不带电荷，在芯片里跑的时候几乎不发热，也不用担心寄生电容拖慢速度。我习惯把电子和光子比作“卡车队”和“光纤网”——卡车拉货快但堵车、费油，光纤网瞬间传输、几乎不耗能。
| 对比项 | 电子计算 | 光学计算 |
|---|---|---|
| 基本运算单元 | 晶体管（电荷移动） | 调制器+干涉仪（光子相位/强度） |
| 功耗瓶颈 | 互连+漏电 | 激光源（可控制） |
| 单通道带宽 | 几十Gb/s | 数百Gb/s～Tb/s |
| 延迟 | ns级（含路由） | ps级（光速传输） |
| 并行度 | 受限于面积 | 波分复用（WDN）叠加 |
你看上面的表格，光学计算在带宽和延迟上几乎是碾压级别的。但别急着欢呼——光计算现在还打不过电子计算在灵活性和集成度上的优势。不过，针对卷积加速这种数据流固定的场景，光子正好能发挥长处。
硅光计算芯片的基本架构
我参与过两个硅光芯片的架构设计，给大家捋一捋核心模块。
- 激光源：通常用外部激光器或者片上III-V族集成，提供连续光载波。
- 调制器：把输入的电信号（图像像素、权重）转换成光信号的强度或相位。现在主流是马赫-曾德干涉仪（MZI）和微环谐振器。
- 计算网格：多个MZI和耦合器构成的光干涉单元，直接完成矩阵乘加。我一个合作团队做过4×4的MZI网络，光域里跑一次矩阵乘的时间不到10ps。
- 探测器：把结果光信号转回电信号，方便后续处理。
光学卷积加速：到底怎么加速？
传统的电子卷积需要把输入展开成滑动窗口,再一个个做乘加。光学卷积的原理其实很直观：用空间光调制器或者片上MZI网络一次性完成整个卷积核的并行运算。你想想，一个3×3的卷积核，9个权重同时调制9路光信号，一束光扫描过去就出结果了。
我在某次流片测试时发现，光学卷积的计算时间几乎与卷积核大小无关——9×9的核和3×3的核耗时差不多，因为光路能天然并行。而电子芯片要线性增加乘法器数量，面积和功耗跟着翻倍。
避坑指南与经验之谈
- 我曾经犯过一个低级错误：第一次设计MZI网格时，只优化了光路计算效率，忽略了光电探测器的响应速度。实测时发现探测器跟不上光路的吞吐，整条流水线跑不满。后来才意识到，硅光芯片的瓶颈往往在电光/光电转换接口，而不是光计算本身。
- 我建议：评估光学卷积加速器时，一定要做“端到端”的延迟分析，把电输入→调制→光计算→探测→电输出全链路都画出来。很多只吹光计算有多快，不提前端DAC和后端ADC的功耗，容易让你对系统能效产生幻觉。
- 另一个教训：温度敏感性。硅光调制器对温度极其敏感——每变化1°C，相位偏移就能让计算结果漂移。我的团队曾经被迫在芯片上加装微型温控台，增加了一级封装成本。如果你要做产品级芯片，温控或补偿算法必须提前规划。
嗯，这一章就聊到这儿。后面我们会深入硅光芯片的微架构细节，包括MZI网络的布线策略、权重更新方案，还有怎么和电子接口做协同。你先把今天的内容消化一下——尤其是那张对比图和表格，它们基本框定了整个课程的技术栈。