2. RFIC版图基础

射频集成电路（RFIC）版图设计是连接电路原理图与流片制造的关键桥梁。与数字或低速模拟版图不同，RFIC版图对寄生参数极为敏感——在GHz频段下，一根走线的寄生电感可能改变匹配网络的谐振点，一个通孔的寄生电容可能引入额外的耦合路径。因此，理解版图层次体系、金属层堆叠、通孔结构、器件识别方法以及设计规则（DRC），是进行后续寄生提取与后仿真的前提。本章将系统梳理这些基础要素，并重点剖析它们与射频性能之间的内在关联。

上图展示了RFIC版图基础要素之间的逻辑关系：版图层次定义了“画什么”，金属层与通孔决定了“用什么画”，器件识别解决“画的是什么”，而设计规则则约束“怎么画才合格”。这四个要素共同决定了寄生提取的准确性与后仿真的收敛性。下面逐一展开。

2.1 版图层次体系：从物理层到逻辑层

2.1.1 核心原理：层次是版图与工艺的“翻译官”

RFIC版图并非简单的几何图形堆叠，而是通过一系列具有特定物理含义的“层次”（Layer）来映射芯片制造过程中的掩模版。每一层对应一道或几道光刻、刻蚀、注入或沉积工序。例如，有源区（Active/OD）定义了晶体管沟道和扩散区域；多晶硅（Poly）形成栅极；N阱/P阱（NWell/PWell）确定衬底掺杂类型；而金属层（Metal1~MetalTop）与通孔（Via）则构成互连网络。在寄生提取时，提取工具正是依据这些层次的重叠、间距和包围关系，结合工艺文件中的单位面积电容、单位长度电阻等参数，计算出寄生R、C、L。

2.1.2 判断方法：读懂层次映射表与GDS编号

每个工艺库都会提供一份层次映射表（Layer Map），将版图编辑器中的层次名称与GDSII/OASIS文件中的层号、数据类型一一对应。例如，某65nm工艺中，Metal1的GDS层号为31，数据为0；Via1为32/0。在寄生提取前，必须确认提取工具（如Calibre xRC、StarRC）的规则文件（rule file）中引用的层次编号与版图实际使用的完全一致。若层次映射错位，提取结果将完全失真——例如将Metal2误认为Metal1，其厚度和间距不同，寄生电容可能偏差30%以上。

2.1.3 案例拆解：层次混淆导致的后仿真偏差

某5.8GHz LNA设计，版图中电感走线使用Metal6（顶层厚金属），但提取时误将层次映射为Metal5（次顶层）。由于Metal5厚度仅为Metal6的60%，且到衬底距离更近，提取出的电感寄生电容增大了约25%，自谐振频率（SRF）从22GHz降至17GHz。后仿真显示增益峰值偏移了0.8GHz，S11恶化。排查后发现是提取规则文件中层次编号未更新。修正映射后，后仿真与实测吻合良好。此案例说明，层次映射的准确性是寄生提取的第一道关口。

2.2 金属层堆叠与选择策略

2.2.1 核心原理：金属层决定互连的“高速公路”质量

现代RFIC通常有6~12层金属。底层金属（M1~M3）较薄、线宽小，单位长度电阻大，且距衬底近，寄生电容大；顶层金属（M5~M7或更高）厚、电阻小，距衬底远，适合传输高频信号和绕制电感。在GHz频段，趋肤效应使电流集中在金属表面，有效电阻增大。因此，RF走线应优先选择顶层厚金属，并尽量保持走线短而宽，以降低寄生电阻和电感。

2.2.2 操作流程：金属层选择与走线规划

1. 关键RF路径（如LNA输入、输出匹配、VCO谐振腔）使用顶层金属，宽度按电流密度和Q值要求设定。
2. 电源/地使用多层金属并联或网格化结构，降低IR压降和地弹。
3. 敏感信号（如VCO控制电压）使用底层金属并加地屏蔽，减少耦合。
4. 交叉走线尽量垂直相交，减少重叠面积，降低耦合电容。

2.2.3 实战场景：电感下方金属层的处理

片上螺旋电感通常用顶层金属绘制，其下方各层金属若全部保留，会因涡流效应显著降低电感Q值。工程做法是：在电感投影区域内，将底层金属（M1~M3）全部挖空（即放置“金属禁止区”），仅保留M4或M5作为屏蔽层（patterned ground shield），以隔离衬底噪声。某2.4GHz电感，未挖空时Q值为12，挖空并加屏蔽后Q值提升至18，同时衬底耦合噪声降低了约10dB。

2.3 通孔（Via）与过孔阵列设计

2.3.1 核心原理：通孔是电流的“瓶颈”

通孔连接不同金属层，其电阻和电感在高频下不可忽略。单个通孔电阻约为几欧姆到十几欧姆，电感约为pH量级。在射频大电流路径（如功率放大器输出）中，通孔电阻会引入损耗，通孔电感会与走线电感叠加，改变匹配特性。此外，通孔还存在电流密度限制——超过电迁移阈值会导致金属迁移断裂。

2.3.2 判断方法：通孔阵列的选取

当需要连接宽金属走线时，应使用通孔阵列而非单孔。阵列的等效电阻约为单孔电阻除以并联孔数，但受限于通孔间距规则（如最小间距0.2μm）。同时，通孔阵列应沿电流方向均匀分布，避免电流拥挤。例如，一条10μm宽的Metal6走线连接到Metal5，若使用单排5个Via，每个Via尺寸0.3μm×0.3μm，总电阻约2Ω；若改为双排交错10个Via，总电阻降至1Ω，且可靠性提高。

2.3.3 案例拆解：通孔电感对匹配网络的影响

一个5GHz PA输出匹配网络，电感L1（1.2nH）由Metal6走线实现，其两端通过通孔阵列连接到Metal4再接到焊盘。初始设计每端仅用2个Via，提取后仿真发现输出功率比预期低0.7dB，且谐波失真增大。分析发现，每个Via引入约6pH电感和0.8Ω电阻，两端合计12pH电感和1.6Ω电阻。12pH电感在5GHz下阻抗约0.38Ω，与匹配网络串联后导致Q值下降。将Via数量增至每端8个（双排四列），等效电感降至3pH，电阻降至0.4Ω，输出功率恢复，谐波改善。

2.4 器件识别与版图布局要点

2.4.1 核心原理：识别器件是提取的基础

寄生提取工具需要识别版图中的晶体管、电阻、电容、电感等器件，才能将其从寄生网络中剔除，只提取互连寄生。识别依据是层次组合：例如，MOS管由Active与Poly交叉区域定义，源漏由Active与N+注入层定义；电阻由Poly或NWell条构成；MIM电容由上下极板金属层和介质层定义。若器件识别错误，提取工具会将器件本身当作寄生网络，导致后仿真完全错误。

2.4.2 操作流程：器件识别与LVS一致性检查

1. 版图完成后，先运行LVS（版图与原理图一致性检查），确保器件类型、尺寸、连接关系与原理图一致。
2. 在提取规则文件中，确认器件提取层（device layer）定义正确，如MOS的gate层、source/drain层。
3. 对于RF器件（电感、变压器），通常使用电磁仿真（EM）提取其精确模型，而互连寄生用RC提取。

2.4.3 常见误区与总结复盘

• 误区1：将dummy填充层误认为有源器件。dummy层（如金属密度填充）应标记为“dummy”属性，提取时排除。
• 误区2：忽略衬底接触（substrate contact）。RFIC中衬底是重要的耦合路径，必须添加足够的衬底接触孔（p+ guard ring），并在提取时包含衬底网络。
• 误区3：器件周围走线过近，导致寄生耦合被低估。建议关键器件周围留出至少3~5μm的间距。

2.5 版图设计规则（DRC）与射频约束

2.5.1 核心原理：DRC是制造可行性的底线

设计规则（Design Rule Check）由工艺厂定义，包括最小线宽、最小间距、最小包围、最小延伸等。违反DRC会导致芯片无法制造或良率下降。对于RFIC，除了常规DRC，还需关注射频专用规则，如金属密度、天线效应、沟槽密度等。

2.5.2 判断方法：DRC与DFM规则检查

在寄生提取前，必须确保版图通过DRC。此外，建议执行DFM（可制造性设计）检查，如金属密度均匀性（避免化学机械抛光CMP导致厚度不均）、通孔覆盖冗余等。对于RF走线，还需检查最小弯曲半径（避免直角拐弯导致电流集中）和接地屏蔽完整性。

2.5.3 案例拆解：DRC违例引发的后仿真失效

某RF收发机芯片，LNA版图中一条Metal5走线宽度为0.18μm，而该层最小宽度要求为0.2μm。DRC报错后，设计者将走线加宽至0.2μm，但未重新提取寄生。后仿真显示NF恶化0.3dB。原因是加宽后走线到相邻地线的间距减小，耦合电容增大，输入匹配偏移。重新提取后，调整匹配电容值，NF恢复。此案例表明，任何DRC修正后都必须重新进行寄生提取和后仿真。

综上所述，RFIC版图基础涉及层次、金属、通孔、器件和设计规则五个维度，每一维度都直接影响寄生提取的精度和后仿真的可信度。设计者应在版图绘制阶段就建立“寄生意识”，将提取规则和射频约束前置到布局布线中，从而缩短设计收敛周期，提高流片成功率。