数字音频基础：采样率、位深、声道数、音频时钟（MCLK/BCLK/LRCK）的基本概念与关系
在进入I2S与TDM多通道音频系统设计之前，必须先建立对数字音频核心参数的清晰认知。采样率、位深、声道数决定了音频数据的“内容形态”，而MCLK、BCLK、LRCK三根时钟线则决定了数据在硬件链路上如何被精确传输。许多工程师在调试音频总线时遇到杂音、左右声道错位、数据偏移等问题，根源往往不是I2S协议本身，而是对这四个基本概念及其数学关系理解不透彻。本章将从信号链路的视角，系统梳理这些参数的定义、计算方法和工程约束。
上图展示了音频内容参数与时钟参数之间的决定关系。采样率、位深、声道数共同决定了BCLK的频率，而MCLK则根据系统设计的过采样倍率独立计算。理解这张图是后续配置音频控制器寄存器、计算DMA缓冲区大小、排查时钟失锁问题的基础。
2.1 采样率：时间维度的分辨率
采样率（Sampling Rate，记为fs）表示每秒对模拟信号采样的次数，单位是Hz或kHz。根据奈奎斯特采样定理，采样率必须大于信号最高频率的两倍才能无失真重建。人耳听觉上限约为20kHz，因此CD标准的44.1kHz和行业标准的48kHz成为最基础的采样率。在专业音频领域，96kHz、192kHz甚至384kHz的采样率被用于追求更高的频响余量和更宽松的抗混叠滤波器设计。
采样率的选择直接影响数据量：数据速率 = 采样率 × 位深 × 声道数。例如，48kHz/24bit/2ch的立体声数据速率为48,000 × 24 × 2 = 2,304,000 bit/s = 2.304Mbps。这个数值决定了I2S总线上BCLK的频率，也决定了DMA需要搬运的数据量。在TDM多通道系统中，采样率不变但声道数增加，BCLK会成倍上升，这对PCB布线、时钟抖动和接收端时序裕量都提出了更高要求。
2.2 位深：幅度维度的分辨率
位深（Bit Depth）决定了每个采样点用多少比特来表示幅度信息。16bit提供96dB的理论动态范围，24bit提供144dB，32bit浮点则用于内部处理以避免累积误差。位深不仅影响音质，更直接决定了I2S总线上每个声道占用的BCLK周期数。
在I2S标准协议中，数据在BCLK的上升沿或下降沿被采样，每个声道的数据在LRCK的一个半周期内传输完毕。如果位深为24bit，则每个声道需要24个BCLK周期。但实际系统中，为了对齐或简化设计，经常将槽位（Slot）宽度设置为32bit，即使有效数据只有24bit，多余的8bit用0填充。这种设计虽然浪费了总线带宽，但简化了DMA缓冲区的管理，也方便了多声道TDM的时隙分配。
| 位深 | 动态范围 | 每声道BCLK周期数 | 典型应用 |
|---|---|---|---|
| 16bit | 96dB | 16（或32槽位） | CD、消费级音频 |
| 24bit | 144dB | 24（或32槽位） | 专业音频、车载 |
| 32bit | 192dB+ | 32 | DSP内部处理、高端DAC |
位深的选择还影响存储和传输的字节对齐。例如，24bit数据在内存中通常以32bit（4字节）对齐存储，低8位无效。在配置DMA描述符时，必须明确源数据宽度和目标数据宽度，否则会出现数据错位。
2.3 声道数：空间维度的扩展
声道数（Channel Number）指一次采样周期内传输的独立音频通道数量。传统I2S仅支持双声道（左/右），而TDM（Time Division Multiplexing）协议将每个LRCK周期划分为多个时隙（Slot），每个Slot承载一个声道的完整位深数据。例如，8声道TDM配置下，一个LRCK周期内依次传输CH0~CH7的数据。
声道数的增加对时钟频率的影响是线性的：BCLK = fs × 位深 × 声道数。以48kHz采样率、24bit位深、8声道TDM为例，BCLK = 48,000 × 24 × 8 = 9.216MHz。这个频率已经接近普通GPIO的翻转极限，因此必须使用专用的I2S外设或FPGA逻辑来生成和接收。此外，多声道系统的数据排列顺序（Slot顺序）必须与编解码芯片的通道映射一致，否则会出现声道错乱。
2.4 音频时钟体系：MCLK、BCLK、LRCK的协同工作
音频系统通常使用三根时钟线协同工作，它们之间存在严格的倍数关系。MCLK（Master Clock）是系统的主时钟，由晶振或PLL产生，频率最高；BCLK（Bit Clock）是位时钟，每个脉冲对应一位数据；LRCK（Left/Right Clock）是帧时钟，频率等于采样率，用于区分左右声道或帧边界。
三者的关系可以总结为：
- LRCK = fs（帧时钟等于采样率）
- BCLK = fs × 位深 × 声道数（位时钟由内容参数决定）
- MCLK = fs × 倍率（倍率通常为256、512或1024，由Codec芯片决定）
例如，一颗常见的音频Codec（如TI的TLV320AIC3104）支持MCLK = 256 × fs。当fs = 48kHz时，MCLK = 12.288MHz，BCLK = 2.304MHz（24bit × 2ch），LRCK = 48kHz。MCLK与BCLK之间不需要整数倍关系，但MCLK必须精确等于fs的整数倍，否则PLL无法锁定。
// 典型I2S时钟配置示例（以STM32H7系列为例）
// 假设：fs=48kHz, 24bit, 2ch, MCLK=256*fs
// 计算：
// LRCK = 48000 Hz
// BCLK = 48000 * 24 * 2 = 2304000 Hz
// MCLK = 48000 * 256 = 12288000 Hz
// 配置SPI/I2S外设分频器：
// I2S_PLL = 12288000 * 2 = 24576000 Hz (内部PLL输出)
// BCLK分频 = 24576000 / 2304000 = 10.67 → 取整为11（实际BCLK=2.234MHz，偏差0.3%可接受）
// 实际使用中建议调整PLL使BCLK精确分频2.5 案例拆解：48kHz/24bit/8声道TDM系统的时钟计算与验证
假设需要设计一个8声道音频采集系统，使用TDM协议连接一颗8通道ADC（如AK5558），采样率48kHz，位深24bit。系统要求计算并验证所有时钟频率。
初始参数：
- 采样率 fs = 48kHz
- 位深 = 24bit
- 声道数 = 8
- Codec要求的MCLK倍率 = 256
计算过程：
- LRCK = fs = 48kHz（直接由MCLK分频得到）
- BCLK = 48,000 × 24 × 8 = 9,216,000 Hz = 9.216MHz
- MCLK = 48,000 × 256 = 12,288,000 Hz = 12.288MHz
- 每个LRCK周期内的BCLK数 = 9.216MHz / 48kHz = 192个BCLK周期
- 每个声道占用的BCLK数 = 192 / 8 = 24个BCLK周期（恰好等于位深）
验证与调试：使用示波器测量MCLK引脚，应看到12.288MHz的方波；测量BCLK引脚，应看到9.216MHz；测量LRCK引脚，应看到48kHz。如果BCLK频率偏差超过1%，音频会出现可闻的变调。此时应检查MCLK的PLL配置，确保分频系数正确。
实际遇到的问题：在首次上电调试时，发现LRCK频率为47.9kHz，偏差约0.2%。排查发现MCLK晶振实际频率为12.287MHz（精度±50ppm），导致所有时钟按比例偏移。更换高精度晶振（±10ppm）后，LRCK恢复为48.000kHz。这个案例说明，音频时钟对频率精度非常敏感，设计时应选用低抖动、高精度的时钟源。
2.6 常见误区与设计建议
误区一：认为MCLK必须等于BCLK的整数倍。实际上，MCLK与BCLK之间没有直接的整数倍要求，只要MCLK是fs的整数倍即可。BCLK由fs、位深、声道数决定，与MCLK独立计算。
误区二：忽略槽位宽度对齐。在TDM系统中，如果每个声道的槽位宽度设置为32bit而实际数据只有24bit，BCLK频率必须按32bit计算，否则数据会错位。例如，8声道、24bit数据、32bit槽位时，BCLK = 48k × 32 × 8 = 12.288MHz，而不是9.216MHz。
误区三：混淆I2S和TDM的帧格式。标准I2S中，LRCK为高电平时传输右声道，低电平时传输左声道；而TDM中，LRCK仅作为帧同步信号，所有声道按Slot顺序排列。配置寄存器时务必确认Codec的帧格式定义。
设计建议：
- 优先选择MCLK = 256 × fs的配置，这是最通用的倍率，兼容性最好。
- 在FPGA或MCU中实现I2S/TDM时，使用FIFO缓冲跨时钟域数据，避免亚稳态。
- PCB布局时，MCLK走线应远离数字信号线，必要时加地屏蔽；BCLK和LRCK走线保持等长。
- 系统上电后，先配置时钟，再配置数据通路，最后使能DMA，避免数据在时钟未稳定时被采样。
数字音频的四个基本参数——采样率、位深、声道数和三根时钟线——构成了所有音频系统的物理基础。无论是简单的立体声Codec还是复杂的多声道TDM阵列，其本质都是在这四个维度上做权衡与匹配。掌握了这些参数的数学关系和工程约束，后续学习I2S时序细节、TDM时隙分配、DMA缓冲管理时就能事半功倍。