1. 课程导入
在智能音箱、车载座舱、会议全向麦、AR/VR头显、专业调音台以及多麦克风阵列等产品中，音频通道数量正从传统的 2 通道快速扩展到 4、8、16 甚至 32 通道。面对这种需求，硬件工程师最常遇到的两类数字音频总线就是 I2S 与 TDM。I2S 适合点对点、双声道的高保真传输；TDM 则在同一组时钟与数据线上，通过时隙（Time Slot）复用承载多路音频，是麦克风阵列与多扬声器系统的主流选择。本课程围绕这两类总线的硬件设计展开，从时序原理、引脚约束、时钟树规划，到 PCB 布局、信号完整性、调试排障，形成一套可落地的工程方法。
一、典型应用场景
理解应用场景，才能理解为什么硬件设计要如此关注时钟、时隙与走线。下面列举几类典型场景：
- 智能音箱与语音交互设备：4~8 颗 MEMS 麦克风组成环形阵列，通过 TDM 上行到 SoC，用于波束成形与回声消除。
- 车载座舱音频：多路麦克风（通话、语音助手）与多路功放（多区域扬声器）共存，常采用 TDM 级联，并需满足车规 EMC 要求。
- 会议全向麦与视频会议终端：多麦克风拾音 + 扬声器回放，要求通道间相位一致，对 I2S/TDM 的帧同步精度要求高。
- 专业音频与调音台：多通道 AD/DA 通过 TDM 汇聚，采样率可达 96kHz/192kHz，对时钟抖动（Jitter）极为敏感。
- AR/VR 与可穿戴：空间音频需要多通道输出，同时受限于体积与功耗，布线密度高。
这些场景的共同点是：通道数多、时钟共享、主从关系明确、对时序裕量与串扰控制要求高。因此，I2S/TDM 硬件设计绝不是“把线连上”那么简单。
二、学习目标
完成本课程后，你应当能够：
- 准确区分 I2S、左对齐、右对齐与 TDM 的帧结构差异，并能根据 Codec/SoC 手册判断其工作模式。
- 独立完成多通道音频链路的时钟树规划，包括 MCLK、BCLK、LRCLK/FSYNC 的来源、分频与走线策略。
- 读懂并核对关键时序参数，如建立/保持时间、BCLK 占空比、FSYNC 与数据相对位置。
- 在原理图阶段完成引脚复用、主从配置、上拉/下拉与电平匹配设计。
- 在 PCB 阶段完成等长、阻抗、回流路径与串扰控制，保证多通道数据可靠。
- 使用示波器、逻辑分析仪与音频分析仪定位“无声音、声道错位、噪声、爆音”等常见故障。
三、知识框架与硬件设计流程
本课程的知识框架可以概括为“协议层 → 电气层 → 布局层 → 验证层”四层递进。下图展示了从需求到量产验证的完整硬件设计流程，以及各阶段的核心关注对象。
从图中可以看到，硬件设计流程并非单向直线，而是一个带反馈的闭环：音频指标验证或调试测量发现问题后，往往需要回到协议配置、时钟树或 PCB 布局阶段重新迭代。这也是本课程反复强调“先看时序、再看走线、最后看器件”的原因。
四、关键参数速查清单
在进入后续章节之前，先建立对关键参数的敏感度。下表列出了 I2S/TDM 硬件设计中最常打交道的参数及其工程含义。
| 参数 | 典型值 / 范围 | 工程含义 |
|---|---|---|
| 采样率 Fs | 8k / 16k / 44.1k / 48k / 96k / 192k Hz | 决定 FSYNC/LRCLK 频率，多通道系统需统一 |
| 位宽 | 16 / 24 / 32 bit | 决定每时隙数据位数，影响 BCLK 频率 |
| 通道数 N | 2 / 4 / 8 / 16 / 32 | TDM 时隙数量，决定一帧内的数据密度 |
| BCLK 频率 | Fs × 位宽 × 通道数 | 多通道时可达数十 MHz，是 SI 设计重点 |
| MCLK 频率 | 256×Fs / 384×Fs / 512×Fs | Codec 主时钟，抖动直接影响 THD+N |
| 建立/保持时间 | 通常 > 10ns 裕量 | 决定数据在 BCLK 边沿是否被正确采样 |
| 走线等长偏差 | 建议 < 100mil（同组） | 控制通道间相位差，避免采样错位 |
五、常见误区与复盘提示
误区一：把 I2S 和 TDM 当成同一种协议。I2S 每帧固定两个声道，LRCLK 占空比 50%；TDM 每帧包含 N 个时隙，FSYNC 通常只占一个 BCLK 周期。若把 TDM 配置成 I2S 模式，会出现声道错位或只有一路有声音。
误区二：忽略主从关系。SoC 与 Codec 必须明确谁是 BCLK/FSYNC 的主机。双主机或双从机都会导致无时钟或时钟冲突。
误区三：只关注连接，不关注回流路径。多通道 BCLK 频率高，若地平面被分割，回流路径变长，会引入串扰与 EMI 问题。
复盘建议：每完成一版音频硬件，建议按“时钟树 → 时序裕量 → 布局等长 → 电源去耦 → 实测指标”的顺序做一次检查清单核对。把每次调试中遇到的异常现象（如爆音、声道反转、底噪偏高）记录成案例库，后续项目可直接复用排查路径。
六、一个最小可用的配置示例
下面是一段典型的 TDM 多通道初始化伪代码，用于说明硬件参数与寄存器配置之间的对应关系。实际寄存器名因芯片而异，但参数逻辑一致。
// 以 8 通道 TDM 为例，SoC 作为主机
sample_rate = 48000; // Fs
slot_width = 32; // 每时隙 32bit
num_slots = 8; // 8 通道
bclk_freq = sample_rate * slot_width * num_slots; // 12.288 MHz
mclk_freq = sample_rate * 512; // 24.576 MHz
// 配置 Codec
codec_set(TDM_MODE, ENABLE);
codec_set(SLOT_NUM, num_slots);
codec_set(SLOT_WIDTH, slot_width);
codec_set(FSYNC_POLARITY, ACTIVE_HIGH);
codec_set(DATA_DELAY, 1); // 数据相对 FSYNC 延迟 1 个 BCLK
// 配置 SoC I2S/TDM 控制器
soc_set(MASTER_MODE, ENABLE);
soc_set(BCLK_DIV, mclk_freq / bclk_freq);
soc_set(RX_SLOT_MAP, 0x01, 0x02, 0x04, 0x08); // 通道映射
这段配置中，bclk_freq 与 mclk_freq 的比值决定了分频系数，而 DATA_DELAY 则直接影响数据与 FSYNC 的相对位置。后续章节会逐一展开这些参数的时序含义与硬件约束。
本课程将沿着“协议理解 → 时钟规划 → 原理图设计 → PCB 布局 → 调试验证”的主线推进，每一节都配有可操作的检查项与真实工程案例。掌握这套方法后，你面对 8 通道、16 通道甚至 32 通道的音频系统时，就能从时序和物理层两个维度同时把控设计质量，而不是依赖试错。