第3章 数字电路测试基础高频题

数字电路测试是硬件测试工程师面试的核心考点，覆盖组合逻辑、时序逻辑、ATPG和测试方法论四大方向。本章精选3道最高频面试题，配套"定位→指标→方法→数据→优化"五步回答框架，助你系统应对数字电路测试类问题。

面试问答 1

面试问题

请解释组合逻辑电路中的静态冒险现象，并说明如何通过测试手段检测。

面试官考察点

• 是否理解组合逻辑中时序毛刺产生的根本原因
• 是否掌握静态冒险的工程检测方法（非仅理论）
• 能否将理论概念转化为ATE实际测试方案

回答框架

定义现象 → 分析原因 → 检测方法 → 消除措施

1. 明确定义静态冒险（输入变化时输出出现短暂毛刺）
2. 分析产生原因（路径延时差异导致竞争）
3. 说明ATE检测方法（边缘对齐向量对 + 毛刺捕获）
4. 简述消除措施（增加冗余项或滤波）

示例回答

静态冒险指输入变化时输出出现短暂毛刺。测试时通过ATE施加边缘对齐的输入向量对，使两条路径同时翻转，用高速采样窗口观察输出端毛刺；同时结合STA工具标注关键路径，对敏感向量做重点覆盖。

可能追问

• 如何区分静态1冒险和静态0冒险？
• 你在实际项目中遇到过哪些冒险导致的测试失效？
• 静态冒险在低电压测试下会更明显吗？

面试问答 2

面试问题

在数字电路测试中，如何验证触发器的建立时间和保持时间是否满足要求？

面试官考察点

• 是否理解建立/保持时间的物理含义及测试差异
• 是否掌握ATE时序边沿搜索方法
• 能否解读shmoo图并指导测试优化

回答框架

定义参数 → 设置条件 → 测试方法 → 判定标准

1. 区分建立时间（数据先于时钟）与保持时间（数据滞后于时钟）
2. 设定测试条件（电压/温度/工艺角）
3. ATE边沿搜索：移动数据边沿位置，捕获输出正确的窗口边界
4. 通过shmoo图可视化时序窗口，判定裕量是否达标

示例回答

使用ATE的timing edge search功能，逐步移动数据边沿相对时钟的位置，捕获触发器输出正确的边界。建立时间从数据提前时钟开始搜索，保持时间从数据滞后时钟开始搜索，窗口宽度即时序裕量，shmoo图可直观显示pass/fail区域。

可能追问

• 如果保持时间违例，你会如何调整测试方案？
• shmoo图如何区分setup violation和hold violation？
• 多电压域下时序测试如何做corner选择？

面试问答 3

面试问题

ATE测试中，如何提高组合逻辑电路的故障覆盖率？

面试官考察点

• 是否掌握常见故障模型（stuck-at / transition）
• 是否理解ATPG向量生成与覆盖率评估流程
• 能否在覆盖率与测试成本之间做权衡

回答框架

选择模型 → 生成向量 → 评估覆盖 → 优化策略

1. 确定故障模型（stuck-at / transition / bridging）
2. ATPG生成确定性向量 + 随机向量补充
3. 故障仿真分析未覆盖节点
4. 针对性插入测试点或增加边界条件向量

示例回答

基于stuck-at和transition模型，用ATPG生成确定性向量，结合随机向量补充。通过故障仿真分析未覆盖节点，针对性插入测试点或增加边界条件向量。同时控制向量长度，在覆盖率和测试时间之间取得平衡。

可能追问

• Stuck-at故障和transition故障的测试向量生成有何不同？
• 测试点插入对芯片面积和功耗的影响如何评估？
• 面向delay fault的测试向量如何提高小延迟缺陷检测率？

项目案例：AI推理芯片数字逻辑ATE测试项目

面试高频追问

• Scan chain中hold violation如何定位和修复？
• 如何用shmoo图优化测试时序并指导良率提升？
• 低功耗模式与测试模式切换时，如何保证测试覆盖率不丢失？

可迁移回答话术