2. ADC基础
高精度采集系统的性能上限，往往在模拟信号进入ADC的那一刻就已经被决定。理解采样定理、量化噪声、信噪比、有效位数以及不同ADC架构的取舍，是后续驱动设计、参考源选择和抗混叠滤波设计的基础。本节从信号链角度梳理这些核心概念，并给出可落地的判断依据。
一、采样定理：不是“能采到”，而是“能无混叠恢复”
奈奎斯特采样定理指出：对一个最高频率为 f_max 的带限信号，若采样频率 f_s > 2·f_max，则理论上可由采样序列无失真地恢复原信号。这里的“无失真”有两个前提：信号必须是带限的，且采样后不能发生频谱混叠。
实际工程中，f_s = 2·f_max 只是理论下限。由于抗混叠滤波器不可能做到理想砖墙特性，通常需要过采样，使 f_s 远高于 2·f_max，给滤波器留出过渡带。例如目标信号带宽为 10 kHz，若选用 f_s = 100 kSPS，则 40 kHz 以上的干扰必须被滤波器充分抑制，否则会折叠回 0～50 kHz 的奈奎斯特区，污染目标频段。
关键关系：混叠频率 f_alias = |f_in - n·f_s|，其中 n 为整数。只要输入信号中存在高于 f_s/2 的成分，就可能折叠到目标频带内，且无法通过数字滤波去除。
二、量化噪声与信噪比：理想ADC的理论边界
ADC将连续幅度离散化为有限个码值，由此引入量化误差。对于理想N位ADC，输入为满量程正弦波时，量化噪声近似为均匀分布，其理论信噪比可表示为：
SNR_ideal = 6.02 × N + 1.76 (dB)
例：N = 12 → SNR ≈ 74.0 dB
N = 16 → SNR ≈ 98.1 dB
N = 24 → SNR ≈ 146.2 dB该公式说明：每增加1位分辨率，理想SNR提升约6 dB。但实际ADC还受到热噪声、时钟抖动、非线性、参考源噪声等影响，实测SNR通常低于理论值。因此，数据手册中的SNR、THD、SFDR等指标，比“多少位”更能反映真实性能。
三、有效位数ENOB：把实测性能折算回“位”
有效位数（ENOB）用于衡量ADC在实际工作条件下的有效分辨率，通常由实测SNR或SINAD换算：
ENOB = (SINAD - 1.76) / 6.02
若某24位ADC实测SINAD = 110 dB，
则 ENOB = (110 - 1.76) / 6.02 ≈ 18.0 位这意味着，虽然芯片标称24位，但在该输入频率和采样率下，其有效精度仅相当于理想18位ADC。高精度采集设计中，必须关注ENOB随输入频率、采样率、增益和参考源变化的曲线，而不能只看分辨率数字。
四、常见ADC架构对比与选型逻辑
不同ADC架构在速度、精度、功耗和成本上差异显著。下表从高精度采集视角对比几种主流架构：
| 架构 | 典型分辨率 | 速度范围 | 优势 | 局限 | 适用场景 |
|---|---|---|---|---|---|
| 逐次逼近SAR | 8～20位 | 中高速 | 无延迟、功耗适中、多路复用友好 | 高分辨率下速度下降 | 工业采集、数据采集卡 |
| ΔΣ调制 | 16～32位 | 低速～中速 | 高分辨率、内置滤波、抗混叠强 | 有群延迟、启动慢 | 称重、温度、音频、精密测量 |
| 流水线Pipeline | 10～16位 | 高速 | 高吞吐率 | 功耗高、有延迟 | 通信、视频、雷达 |
| 闪存Flash | 4～8位 | 超高速 | 极快转换 | 分辨率低、功耗大 | 高速示波器前端 |
| 积分型 | 16～24位 | 低速 | 高线性、抗噪强 | 速度极慢 | 万用表、直流测量 |
选型时可按以下顺序判断：先确认信号带宽与所需采样率，再确认目标ENOB和输入类型（单端/差分），最后权衡功耗、接口和成本。对于高精度低频采集，ΔΣ架构通常更易获得高ENOB；对于多通道中速采集，SAR在功耗和延迟上更有优势。
五、案例：24位ΔΣ与18位SAR的实测差异
某温度采集模块需要测量热电偶微伏级信号，目标分辨率优于1 μV。若选用24位ΔΣ ADC，配置增益128、输出速率10 SPS，实测噪声约0.3 μV RMS，ENOB约21位，满足要求。若改用18位SAR，虽然采样率可达1 MSPS，但在增益128下噪声约5 μV RMS，ENOB约15位，无法满足微伏级分辨需求。
该案例说明：高分辨率标称值不等于高有效精度，架构选择必须结合信号带宽、增益和噪声预算。对于低速高精度场景，ΔΣ的过采样和数字滤波可显著降低对模拟抗混叠滤波器的要求；对于高速多通道场景，SAR的快速切换和无延迟特性更合适。
设计提示：在评估ADC时，优先查看数据手册中的噪声密度曲线、ENOB vs 输入频率曲线以及参考源要求。若系统目标为16位有效精度，建议选择标称20位以上或实测ENOB有足够余量的ADC。
六、常见误区与复盘
- 误区一：采样率只要大于2倍信号频率即可。实际需考虑滤波器过渡带、时钟抖动和混叠抑制，通常需要过采样。
- 误区二：位数越高精度越高。ENOB才反映实际有效精度，受噪声、参考源和PCB布局影响。
- 误区三：忽略量化噪声以外的噪声源。热噪声、电源噪声、参考源噪声和时钟抖动常成为高精度采集的瓶颈。
- 误区四：用SAR替代ΔΣ做低速高精度采集。在微伏级信号下，SAR的噪声和增益误差可能无法满足要求。
复盘时建议建立噪声预算表，将ADC量化噪声、驱动放大器噪声、参考源噪声和时钟抖动分别折算到输入端，确认总噪声是否满足目标ENOB。只有把采样、量化、噪声和架构选择放在同一信号链中统一考虑，才能为后续驱动电路和抗混叠滤波器设计提供正确约束。