3. 国际标准与测试模型
做ESD、EFT与Surge防护设计，第一步不是选TVS，而是先弄清“敌人长什么样”。不同标准定义了不同的干扰波形、能量等级、注入路径和失效判据，如果混用标准，就会出现“按IEC 61000-4-2设计的接口，却用HBM模型评估芯片”的错位。本节把系统级与器件级两类测试模型放在同一张图上对比，帮助你在方案阶段就选对防护目标和验证口径。
一、核心原理：系统级标准与器件级模型的分工
IEC 61000-4系列属于系统级电磁兼容抗扰度标准，关注整机、线缆、接口在真实环境中的表现；而HBM、CDM、MM属于器件级ESD模型，关注芯片在制造、运输、装配、测试环节中承受的静电放电能力。两者不是替代关系，而是上下游关系：器件级模型决定芯片本身能扛多少，系统级标准决定整机能通过什么等级。
IEC 61000-4-2模拟人体带电对设备放电，典型波形为1 ns上升沿、约60 ns半峰值、峰值电流可达30 A（接触放电8 kV等级）；IEC 61000-4-4模拟继电器、电机、开关动作产生的快速瞬变脉冲群，特点是高重复频率、低单次能量、成串注入；IEC 61000-4-5模拟雷击或大功率开关引起的浪涌，波形为1.2/50 μs电压波与8/20 μs电流波组合，能量远大于ESD和EFT。
关键区分：ESD看“峰值电流与上升沿”，EFT看“脉冲串与重复率”，Surge看“能量积分与持续时间”。防护器件的选型必须与这三类应力的时间尺度匹配。
二、测试模型对比：从人体到芯片的六种模型
器件级模型中最常见的是HBM、CDM和MM。HBM（Human Body Model）用100 pF电容和1.5 kΩ电阻模拟人体触摸芯片，上升沿约2～10 ns，脉宽约150 ns，是芯片ESD能力的基础指标；CDM（Charged Device Model）模拟芯片自身带电后对地放电，上升沿极快（<1 ns）、峰值电流高、持续时间极短，是先进封装中最容易造成栅氧击穿的模型；MM（Machine Model）用200 pF电容和0 Ω电阻模拟金属工具放电，振荡明显，早期用于日系标准，现已逐步被HBM替代。
系统级与器件级模型的核心差异在于注入路径和负载条件。IEC 61000-4-2通过耦合板、空气/接触放电枪对整机注入，电流路径经过机壳、PCB、线缆和接地系统；HBM/CDM则直接作用于芯片引脚，参考地为芯片地。因此，芯片通过HBM 2 kV，不代表整机能通过接触放电8 kV，中间还需要接口防护、PCB布局和接地设计来补足。
三、方法流程：如何按标准选择防护与验证路径
实际项目中，建议按以下顺序建立验证矩阵：
- 确定产品使用环境：消费类、工业类、汽车类、医疗类对应的IEC等级不同，汽车电子还需参考ISO 10605和AEC-Q100。
- 划分系统级与器件级指标：整机接口按IEC 61000-4-2/4-4/4-5定义等级，芯片选型按HBM/CDM定义最低耐受。
- 匹配防护器件的时间响应：ESD用低电容TVS，EFT用高频响应TVS或共模扼流圈，Surge用大功率TVS或压敏电阻。
- 设计注入路径与回流路径：确保放电电流不经过敏感芯片，而是通过机壳、防护器件和低阻抗地返回。
- 分层验证：先做器件级HBM/CDM测试，再做板级EFT/Surge测试，最后做整机IEC抗扰度测试。
实操建议：在原理图评审阶段就标注每个接口对应的标准等级和防护器件，避免“先设计后补防护”导致PCB布局无法满足低阻抗回流要求。
四、案例与场景：同一接口的三类应力
以工业以太网RJ45接口为例。ESD测试时，8 kV接触放电可能从网口金属外壳注入，若外壳地与信号地之间没有低阻抗连接，放电电流会穿过PHY芯片；EFT测试时，脉冲群通过耦合夹注入网线，共模电流在差分对上产生共模电压，可能导致PHY误码或复位；Surge测试时，1.2/50 μs电压波通过网线注入，能量远大于前两者，需要气体放电管或大功率TVS进行两级防护。
如果只按HBM 2 kV选型PHY芯片，而不做系统级防护，整机在IEC 61000-4-2 8 kV接触放电下几乎必然失效。反过来，如果整机防护做得很强，但芯片CDM能力不足，在SMT贴片或组装环节仍可能批量损坏。因此，系统级标准与器件级模型必须同时纳入设计输入。
五、常见误区与复盘
| 误区 | 问题 | 正确做法 |
|---|---|---|
| 用HBM等级代替IEC 61000-4-2等级 | HBM是芯片引脚模型，能量和路径与整机ESD完全不同 | 整机按IEC等级设计，芯片按HBM/CDM选型，两者分别验证 |
| 认为EFT和ESD可以共用同一防护器件 | EFT是脉冲串，重复频率高，对器件响应速度和热积累要求不同 | ESD选低电容快速TVS，EFT增加共模扼流圈和高频旁路 |
| Surge防护只加一级TVS | 单级TVS在4 kV浪涌下可能因能量过大而损坏 | 采用GDT+TVS或压敏电阻+TVS两级防护，中间加退耦 |
| 忽略CDM在先进封装中的风险 | CDM上升沿极快，常规HBM防护结构可能来不及响应 | 在芯片IO增加快速钳位，PCB上缩短引线，控制电荷积累 |
复盘要点：标准解读不是背参数，而是理解“应力如何进入、经过哪里、由谁承受”。把IEC 61000-4-2/4-4/4-5与HBM/CDM/MM放在同一张对比图上，能快速判断当前设计缺的是芯片能力、接口防护还是接地路径。
总结来看，系统级标准定义整机对外部环境的耐受目标，器件级模型定义芯片自身的ESD底线。设计时先按IEC确定接口等级，再按HBM/CDM确定芯片选型，最后用PCB布局和防护器件把两者连接起来，才能形成完整的防护链。