4. 信号完整性基础
在FPGA高速接口与协议开发中，信号完整性（Signal Integrity, SI）是决定系统能否稳定工作的核心物理基础。无论是MIPI、LVDS、JESD204B还是PCIe、SerDes，其协议栈底层的物理层都依赖对传输线、阻抗、反射、串扰等基本电磁现象的精确控制。本章将从传输线理论出发，系统梳理阻抗匹配、反射、串扰、抖动与眼图分析的核心概念，并结合PCB设计实践，帮助读者建立从理论到工程落地的完整知识框架。
4.1 传输线理论：从集总参数到分布参数
当信号频率升高或走线长度增加时，PCB走线不能再被视为简单的导线，而必须作为传输线来处理。判断标准是走线长度与信号上升沿有效长度的关系：当走线长度超过信号上升沿对应波长的1/6时，就必须按传输线模型分析。例如，一个上升沿为1ns的信号，其有效带宽约为0.35/1ns = 350MHz，对应波长约85cm，1/6波长约为14cm。这意味着超过14cm的走线就必须考虑传输线效应。
传输线的核心参数是特征阻抗Z₀，它由单位长度电感L和电容C决定：Z₀ = √(L/C)。在PCB设计中，微带线（外层走线）和带状线（内层走线）的阻抗计算是基础工作。微带线阻抗主要受线宽、介质厚度、介电常数影响；带状线则还受上下参考平面距离影响。对于差分信号，还需要考虑差分阻抗，典型值为100Ω（如LVDS、USB）或85Ω（如PCIe）。
4.2 阻抗匹配与反射控制
阻抗不匹配会导致信号反射，反射系数Γ = (ZL - Z₀) / (ZL + Z₀)。当负载阻抗ZL等于传输线特征阻抗Z₀时，Γ=0，无反射；当ZL为开路（∞）时，Γ=+1，全反射；当ZL为短路（0）时，Γ=-1，反相反射。反射信号叠加在原信号上，会造成过冲、下冲、振铃等波形畸变，严重时导致逻辑误判。
常见的阻抗匹配策略包括：
- 源端串联匹配：在驱动端串联一个电阻Rs，使Rs + Zout ≈ Z₀。典型值22Ω-33Ω，适用于点对点单端信号。
- 终端并联匹配：在接收端并联电阻Rt到地或电源，Rt = Z₀。适用于高速总线如DDR地址线。
- AC端接：串联电容后接地，用于需要直流偏置的场合，如DDR数据线。
- 差分端接：在差分对接收端跨接100Ω电阻，用于LVDS、MIPI等差分信号。
| 匹配方式 | 适用场景 | 优点 | 缺点 |
|---|---|---|---|
| 源端串联 | 点对点单端信号 | 功耗低，简单 | 只能消除一次反射 |
| 终端并联 | 总线/多点 | 消除终端反射 | 直流功耗大 |
| AC端接 | DDR数据线 | 无直流功耗 | 需要电容，影响低频 |
| 差分端接 | LVDS/MIPI/PCIe | 匹配差分阻抗 | 需要精确电阻 |
4.3 串扰分析与隔离策略
串扰是相邻走线之间的电磁耦合现象，分为近端串扰（NEXT）和远端串扰（FEXT）。近端串扰幅度与耦合长度成正比，但存在饱和长度；远端串扰在微带线中与耦合长度和信号上升沿相关。串扰的根源是电场耦合（容性）和磁场耦合（感性）的叠加。
影响串扰的关键因素包括：走线间距、耦合长度、参考平面连续性、信号边沿速率。在FPGA设计中，高速接口（如JESD204B的SerDes通道）与低速控制信号（如I2C、SPI）之间的串扰是常见问题。例如，一个3.125Gbps的SerDes信号如果与50MHz的SPI时钟线平行走线超过2cm，SPI时钟的谐波可能耦合到SerDes差分对上，导致眼图恶化。
串扰抑制的工程措施包括：
- 间距控制：遵循3W原则（走线间距≥3倍线宽），对于高速差分对，对间间距建议≥5倍线宽。
- 参考平面完整性：确保走线下方有连续的地平面，避免跨越分割区域。
- 屏蔽隔离：在敏感信号两侧布地线隔离，或使用地过孔阵列形成屏蔽。
- 层间正交：相邻信号层走线方向正交，减少层间耦合。
4.4 抖动与眼图分析
抖动是信号边沿偏离理想位置的时域偏差，分为随机抖动（RJ）和确定性抖动（DJ）。RJ服从高斯分布，主要来源于热噪声和散粒噪声；DJ包括数据相关抖动（DDJ）、占空比失真（DCD）和串扰引起的抖动。总抖动Tj = Dj + α·Rj，其中α由误码率（BER）要求决定，例如BER=1e-12时α≈14。
眼图是评估高速信号质量最直观的工具。通过示波器将大量UI（Unit Interval）的波形叠加，形成眼图。关键指标包括：
- 眼高：反映噪声裕量，应大于接收端输入灵敏度要求。
- 眼宽：反映抖动裕量，应大于接收端建立/保持时间要求。
- 交叉点：反映占空比失真，差分信号交叉点应在50%幅度处。
- Q因子：眼高与噪声的比值，Q = 眼高 / (V₁+V₀)，Q>6为良好。
在FPGA高速接口调试中，眼图测试是验证物理层性能的必备手段。例如，对于JESD204B接口，如果眼图闭合或眼高不足，可能导致误码率上升，进而影响ADC/DAC数据完整性。此时应检查：发射端预加重/去加重设置、接收端均衡（CTLE/DFE）配置、PCB走线损耗、电源噪声等。
4.5 PCB设计对高速信号的影响
PCB设计是信号完整性落地的关键环节。叠层结构、走线规则、过孔设计、电源完整性等都会直接影响高速信号质量。对于FPGA高速接口，建议遵循以下设计原则：
| 设计要素 | 推荐做法 | 影响说明 |
|---|---|---|
| 叠层结构 | 信号层紧邻完整地平面 | 提供良好回流路径，控制阻抗 |
| 走线宽度 | 根据阻抗计算确定 | 影响特征阻抗和损耗 |
| 过孔 | 高速信号减少过孔数量 | 过孔引入寄生电容和电感 |
| 回流路径 | 确保参考平面连续 | 不连续导致阻抗突变和EMI |
| 电源去耦 | 靠近FPGA电源引脚放置 | 降低电源噪声对信号的影响 |
在FPGA高速接口PCB设计中，还需要特别注意差分对的等长控制。对于10Gbps以上的SerDes信号，差分对内等长误差应控制在±5mil以内，差分对间等长误差控制在±50mil以内。等长控制的目的是保证信号相位一致性，避免偏斜（Skew）导致接收端采样错误。
4.6 信号完整性仿真与验证流程
在FPGA高速接口开发中，信号完整性仿真应在PCB投板前完成，以降低改板成本。推荐流程如下：
- 预布局仿真：使用HyperLynx或ADS进行拓扑提取和初步仿真，确定端接策略和走线规则。
- 后布局仿真：PCB布局完成后，提取实际走线参数进行仿真，验证关键信号的眼图和时序。
- TDR实测：板卡回来后，使用TDR测量实际阻抗，验证与设计值的一致性。
- 眼图测试：使用示波器（带宽≥信号速率×3）进行眼图测试，评估信号质量。
- BER测试：使用误码仪或FPGA内部PRBS发生器进行误码率测试，验证系统可靠性。
仿真与实测的偏差通常来源于：板材介电常数公差（FR4的Dk通常在4.2-4.8之间变化）、走线宽度蚀刻误差、过孔模型精度等。因此，仿真结果应保留20%以上的裕量，并在实测中验证。