3. FPGA收发器基础
在JESD204链路中，FPGA的收发器（Transceiver）承担着将并行数据串化、驱动差分对、并在接收端恢复时钟与数据的全部工作。JESD204B/C的线速率常见为3.125 Gbps、6.25 Gbps、10 Gbps乃至12.5 Gbps以上，此时链路已经进入“模拟+数字混合”的领域，任何时钟抖动、均衡不足或CDR失锁都会直接表现为链路误码甚至无法建链。理解SerDes内部结构与关键概念，是后续在线调试与故障定位的基础。
一、SerDes基本架构：从并行到串行的完整通路
SerDes（Serializer/Deserializer）本质是一条“并行—串行—信道—串行—并行”的双向通路。发送侧（TX）接收来自JESD204链路层的并行数据，经8B/10B或64B/66B编码后进入FIFO，再由串化器（Serializer）按位高速输出，最后通过驱动器（Driver）以差分信号形式送入PCB走线或电缆。接收侧（RX）则相反：差分接收器先做终端匹配与信号整形，再由均衡器补偿信道损耗，随后CDR从数据跳变中恢复采样时钟，采样判决后由解串器（Deserializer）还原为并行数据，并完成对齐与解码。
在Xilinx 7系列/UltraScale的GTX/GTH/GTY中，TX和RX各自拥有独立的PLL（如QPLL/CPLL）、均衡器、CDR和PRBS校验模块。调试时我们常通过DRP（Dynamic Reconfiguration Port）读取内部状态寄存器，观察PLL锁定、CDR锁定、均衡器自适应结果等关键信号。
二、参考时钟：SerDes的“心跳”与抖动预算
收发器的参考时钟（REFCLK）决定了PLL的输出频率与抖动性能。JESD204B通常要求设备时钟（Device Clock）与SYSREF同源，且REFCLK的抖动必须满足链路总抖动预算。以10 Gbps线速率为例，一个UI仅为100 ps，若REFCLK的随机抖动（RJ）过大，CDR恢复出的采样点就会偏离眼图中心，导致误码率上升。
参考时钟的关键参数包括：频率精度（ppm）、相位噪声（dBc/Hz）、随机抖动（fs RMS）和占空比。在FPGA设计中，REFCLK通常由专用时钟芯片（如LMK04828、Si5345）提供，并通过IBUFDS_GTE差分缓冲器接入GT的MGTREFCLK引脚。调试时若发现链路间歇性失锁，应优先用示波器或相位噪声分析仪检查REFCLK质量。
提示：JESD204B的SYSREF必须与Device Clock保持确定的相位关系，且SYSREF的走线应等长、远离高速差分对，避免引入确定性抖动（DJ）。
三、均衡、CDR与眼图：接收端的三道防线
高速信号经过PCB走线后，高频分量衰减严重，眼图闭合。接收端通过均衡器（Equalizer）补偿信道损耗：CTLE（连续时间线性均衡）提升高频增益，DFE（判决反馈均衡）消除码间干扰（ISI）。均衡器的自适应算法会根据接收信号质量自动调整抽头系数，调试时可通过读取DRP寄存器观察收敛结果。
CDR（Clock Data Recovery）是接收端的核心。它从数据跳变中提取相位信息，通过相位插值器或VCO调整采样时钟，使采样点始终位于眼图张开最大的位置。CDR的锁定状态（RX_CDR_LOCK）是链路建立的前提。若CDR失锁，通常表现为RX端无有效数据、8B/10B解码错误或PRBS误码率极高。
眼图是评估信号质量最直观的工具。它由多个UI的数据波形叠加而成，眼高（Eye Height）反映噪声容限，眼宽（Eye Width）反映抖动容限。在FPGA内部，可通过IBERT（Integrated Bit Error Ratio Tester）扫描眼图，观察不同相位和电压偏移下的误码率分布。一个健康的眼图应满足：眼高大于接收灵敏度，眼宽大于CDR跟踪范围。
| 概念 | 作用 | 典型观测手段 | 异常表现 |
|---|---|---|---|
| 参考时钟REFCLK | 提供PLL基准，决定抖动预算 | 相位噪声分析仪、示波器 | 链路间歇失锁、误码率升高 |
| 均衡器CTLE/DFE | 补偿信道高频损耗，消除ISI | DRP读取自适应系数 | 眼图闭合、误码率不收敛 |
| CDR | 恢复采样时钟，跟踪相位漂移 | RX_CDR_LOCK寄存器 | 无数据输出、解码错误 |
| 眼图 | 评估信号质量与容限 | IBERT扫描、内部眼图监视 | 眼高/眼宽不足，误码率超标 |
四、实战场景：一次JESD204B链路失锁的排查
某项目中，ADC与FPGA之间的JESD204B链路在常温下工作正常，但高温老化后出现间歇性失锁。排查步骤如下：
- 读取GT状态寄存器，发现RX_CDR_LOCK偶尔拉低，TX PLL始终锁定。
- 用IBERT扫描眼图，发现高温下眼高从120 mV降至60 mV，眼宽从0.6 UI降至0.3 UI。
- 检查REFCLK相位噪声，发现高温下抖动从150 fs RMS恶化至400 fs RMS。
- 调整均衡器CTLE增益，眼图略有改善但未根本解决。
- 最终定位为时钟芯片在高温下输出抖动超标，更换低抖动时钟芯片后链路稳定。
误区：很多工程师在链路失锁时只关注FPGA配置和JESD204参数，忽略了REFCLK的抖动性能。实际上，高速SerDes对参考时钟的相位噪声极为敏感，尤其是在高温、电源纹波较大的环境下，时钟抖动会直接压缩眼图裕量。
五、调试参数速查清单
# 常用GT状态寄存器（以Xilinx为例）
0x0014 RX_CDR_LOCK # CDR锁定状态
0x0015 RX_EYESCAN_VALID # 眼图扫描有效
0x001E RX_DFE_AGC_ADAPT # DFE自适应收敛
0x0020 TX_PLL_LOCK # TX PLL锁定
0x0021 RX_PLL_LOCK # RX PLL锁定
0x0032 PRBS_ERR_CNT # PRBS误码计数
0x0033 PRBS_LOCK # PRBS同步状态
# IBERT眼图扫描典型参数
扫描水平步进：1/64 UI
扫描垂直步进：1/64 幅度
目标误码率：1e-12