1. 课程导入

JESD204 是 JEDEC 制定的高速串行接口标准，用于连接高速数据转换器（ADC/DAC）与逻辑器件（FPGA/ASIC）。从 2006 年的 JESD204 原始版本，到 JESD204A 引入多通道对齐，再到 JESD204B 确立 8b/10b 编码、子类 0/1/2 同步机制与确定性延迟，直至 JESD204C 采用 64b/66b 编码、支持更高线速率与更强前向纠错，协议演进的核心驱动力始终是同一件事：在更少的引脚上传输更多的采样数据，并保证多通道之间的确定性对齐。

这一演进给测试带来的直接后果是：链路速率从 3.125 Gbps 提升到 32 Gbps 甚至更高，信号完整性裕量急剧收窄，协议状态机的复杂度却成倍上升。传统"只看眼图"或"只抓波形"的单仪器测试方法，已经无法同时回答"物理层是否健康""链路层是否同步""数据内容是否正确"这三个层次的问题。

核心原理：为什么必须"联合"而不是"叠加"

JESD204 链路的故障往往具有跨层特征。例如，发送端预加重设置偏小，在示波器上表现为眼高下降、TIE 抖动增大；但这一物理层劣化在协议层可能表现为 8b/10b 解码后的码组同步字符（/K28.5/）间歇性错误，进而导致 SYNC~ 信号反复拉低、链路重同步；在数据层则表现为帧错误计数上升、有效采样数据出现周期性错位。如果只用示波器，你看到的是"眼图变差"；只用逻辑分析仪，你看到的是"同步失败"；只用 BERT，你看到的是"BER 升高"。三者单独看都是症状，联合起来才能定位到"预加重不足"这一根因。

联合测试的技术基础是时间相关与触发互锁。示波器、BERT 和逻辑分析仪需要共享参考时钟或触发信号，使三台仪器捕获的是同一时间窗口内的同一段链路行为。典型做法是：由 BERT 或码型发生器提供 PRBS 激励，示波器采集模拟波形，逻辑分析仪通过探头抓取 JESD204 串行数据与 SYNC~ 控制信号，三者以同一个触发事件（如 SYNC~ 下降沿）对齐。

方法流程：从单仪器到联合测试的四个阶段

1. 阶段一：物理层基线验证。用示波器测量发送端眼图、TIE 抖动、上升/下降时间，确认是否满足 JESD204B/C 的模板要求。此阶段不涉及协议解码，只回答"信号质量是否足够"。
2. 阶段二：链路层状态机捕获。用逻辑分析仪抓取 SYNC~、SYSREF、串行数据线，解码 8b/10b 或 64b/66b，观察码组同步、通道对齐、弹性缓冲释放等状态迁移是否正常。
3. 阶段三：数据层误码与延迟测试。用 BERT 发送 PRBS 码型，在接收端统计 BER；同时测量从发送到接收的确定性延迟，验证多通道偏斜是否在允许范围内。
4. 阶段四：联合触发与跨层定位。将三台仪器触发互锁，当 BERT 检测到误码时，示波器捕获对应时刻的模拟波形，逻辑分析仪捕获对应时刻的协议状态，形成"误码—波形—状态"三重证据。

案例场景：一个典型的跨层故障定位

某 16 通道 ADC 采集板在 JESD204B 子类 1 模式下出现间歇性数据错位。单独测试时：示波器眼图裕量约 15%，看似合格；逻辑分析仪显示 SYNC~ 每隔数秒拉低一次；BERT 测得 BER 约 1e-10，低于规范要求。三台仪器单独看都"基本正常"，但系统就是不稳定。

联合测试后发现问题：当 SYNC~ 拉低时，示波器捕获到串行数据线上出现一个幅度异常的低电平脉冲，持续时间约 200 ps；逻辑分析仪解码显示该脉冲导致一个 /K28.5/ 字符被误判为数据字符；BERT 的误码恰好发生在同一时刻。根因是发送端均衡器在特定码型下产生过冲，触发接收端误判。如果只看 BERT 的 BER 平均值，这个问题会被完全掩盖。

学习目标与工具清单

通过本章学习，你将能够：理解 JESD204B/C 的关键演进节点及其对测试的影响；区分物理层、链路层、数据层三类测试的边界与交集；掌握示波器、BERT、逻辑分析仪联合测试的基本连接与触发架构；并建立"跨层证据链"的排障思维，为后续章节的具体操作打下框架基础。

典型联合测试连接示意（简化）：
BERT PRBS Out ──→ DUT 发送端 ──→ 示波器 CH1（模拟探头）
                              ├──→ 逻辑分析仪 POD1（串行数据）
                              └──→ 逻辑分析仪 POD2（SYNC~ / SYSREF）
触发源：SYNC~ 下降沿 → 同时触发示波器与逻辑分析仪
参考时钟：10 MHz 或 SYSREF → 三台仪器共参考