3. JESD204B物理层
好，咱们这一章聊聊物理层。说白了，就是那些看得见摸得着的铜箔和焊盘。JESD204B的物理层基于高速差分信号，也就是我们常说的CML（电流模式逻辑）。很多工程师觉得协议层难，但我个人的经验是——量产测试中八成以上的链路问题，都出在物理层。信号都传不过去，还谈什么校验和ILAS？
3.1 差分信号：为什么非得是差分对
你想想看，12.5 Gbps的速率，单端信号怎么扛得住？共模噪声、地弹、串扰，随便一个就能把眼图闭上。JESD204B强制使用差分CML，原因很简单：共模抑制。
差分信号靠的是两条线上的电流方向相反，接收端只看它们的差值。外部噪声同时耦合到两条线上时，差值不变。嗯，这招很聪明。
差分对还有另一个好处：每个信号都有自己的回流路径。两条线挨着走，电磁场互相抵消，对外辐射小，抗干扰能力也强。
CML的关键电气参数：
- 输出共模电压：典型值 0.8V - 1.2V（取决于供电电压）
- 差分摆幅：400 mVpp - 800 mVpp（越低越省电，但对噪声越敏感）
- 终端端接：50Ω 到 VCC（片上或片外）
我曾经遇到一块板子，AD9136输出的眼图总是半开半闭。查了半天，才发现发送端CML共模电压和接收端不匹配。那款ADC的共模输出是0.9V，但接收端的FPGA Bank供电是1.8V，内部端接直接拉到地了。信号直流偏置都不对，眼图能好才怪。
3.2 高速走线：板级设计的生死线
走线这部分，我做过的项目少说也有二十个。规则的底线就三条——等长、阻抗、参考平面。一个都不能少。
3.2.1 等长：时间就是一切
JESD204B的多通道链路，各个通道间的skew必须控制在一个UI以内。12.5 Gbps的一个UI只有80 ps，信号在线上的传播速度大约是6 mil/ps。也就是说，正负480 mil的偏差就是极限。
| 数据速率 | 1 UI 宽度 | 单边容差(约) |
|---|---|---|
| 12.5 Gbps | 80 ps | ± 480 mil |
| 10.0 Gbps | 100 ps | ± 600 mil |
| 6.25 Gbps | 160 ps | ± 960 mil |
| 3.125 Gbps | 320 ps | ± 1920 mil |
我建议等长设计直接做到±100 mil以内，给自己留点余量。量产时PCB的制造公差、焊盘长度差异都会吃掉一部分容差。
3.2.2 阻抗控制：100Ω ± 10%
差分阻抗目标值100Ω，这个大家都知道。但难的是怎么在生产中保证。
阻抗受几个因素影响：线宽、线间距、铜厚、介质层厚度、介电常数。前三个我们可以在Layout时算，后两个就得看PCB厂家的工艺了。
避坑指南：
我曾经有个项目，设计时阻抗算得妥妥的，结果贴片回来的板子眼图塌得不成样子。一测阻抗，直接掉到86Ω。原因是PCB厂家换了便宜的PP片，介电常数从4.5变成了4.0。从那以后，每次打板我都要求厂家做阻抗测试条，拿到报告再贴片，没商量。
3.2.3 参考平面：从不间断的地回路
高速走线的正下方，必须是连续的参考平面（通常是地）。如果参考平面被切断，阻抗会突变，信号反射直接干掉眼图。
- 避免跨越分割槽：哪怕是地孔形成的栅栏，也要远离差分对至少20 mil。
- 换层必加地孔：差分对换层时，紧挨着换层打过孔，保证回流路径平滑过渡。
- Stub尽量短：测试点、AC耦合电容的焊盘都不能留长stub。我一般要求所有走线段的stub长度不超过5 mil。
3.3 端接：信号的最后一站
CML的端接有两种常见方式：片上端接和片外端接。
- 片上端接：芯片内部已经集成了50Ω到VCC的端接。省事，但不能调整。
- 片外端接：在接收端差分对上加100Ω跨接电阻。灵活，可以微调。但如果芯片内部也有端接，两套端接并联会拉低阻抗，导致信号摆幅下降。
警告：AC耦合电容不可忽视
DC耦合虽然少两个电容，但收发双方的共模电压必须一致。量产时不同批次芯片的共模电压可能有偏差，我建议一律使用AC耦合。电容选0.1 µF的X7R/NP0，封装0402或0201，寄生电感越小越好。你想想看，一个电感大的电容在高频下就是个谐振器，眼图中间鼓个包谁受得了。
3.4 PCB材料：别让板子拖后腿
普通的FR-4在3 GHz以上就开始损耗明显了。JESD204B跑到12.5 Gbps，基频就已经是6.25 GHz。板材的耗散因子（Df）决定了信号的衰减程度。
| 板材类型 | Df @ 10 GHz | 适合速率 | 成本 |
|---|---|---|---|
| 普通FR-4 | 0.020 | < 3 Gbps | 低 |
| 中损耗(如 370HR) | 0.010 | 3 - 6 Gbps | 中 |
| 低损耗(如 MEGTRON 6) | 0.005 | 6 - 12+ Gbps | 高 |
| 超低损耗(如 Rogers) | 0.002 | 25+ Gbps | 很高 |
我个人的习惯是：6 Gbps以下用370HR；12.5 Gbps以下用MEGTRON 6或者TU-872 SLK；再高就得上Rogers。量产时成本敏感，但你算算，省了几毛钱板料，结果良率掉了10个点，得不偿失。
3.5 物理层完整性在量产中的检查要点
量产测试和开发验证不同，没时间细调。你得把物理层检查浓缩成几个可操作的步骤：
- 静态阻抗测试：飞针测试测差分阻抗，100Ω ± 10%算合格。
- 直流电平测量：测接收端共模电压，确保在芯片手册范围内。
- AC耦合电容的ESR：这个容易被忽略。电容焊接不良或者本身质量差，ESR增大，高频信号直接衰减。我曾经用万用表是量不出来的，必须上LCR表在100 kHz以上测。
- 信号眼图检查（抽测）：不要求每片都测，但每批次第一片必须上示波器看眼图。眼高超过300 mV，抖动(PP)小于0.3 UI，才敢批量往下跑。
量产测试建议：
物理层验证要嵌入到测试程序的初始化阶段。我通常的做法是：先发几个伪码Dummy字符，检查接收端能不能锁定时钟。锁定了再跑误码率。如果锁定都过不了，直接报错，不往下走。这样可以节省大量测试时间。
好了，物理层的内容就到这儿。记住一句话：物理层不稳，上层全白搭。你在量产线上看到的一堆链路同步失败，十有八九都是走线阻抗没控好、端接没配对或者板材损耗过大。别在协议层苦苦挣扎，回头看看你的PCB吧。