3. UFS 4.1物理层基础
UFS 4.1 的性能上限，最终要落到物理层的 M-PHY 上。UniPro 负责“怎么可靠地传”，而 M-PHY 负责“用什么电气信号、以多快速度、在几条通道上、以什么功耗状态去传”。理解 M-PHY 的 Lane、速率等级（Gear）与功耗模式（Power Mode），是读懂 UFS 链路启动、速率协商和功耗管理的前提。
一、M-PHY 的角色：UFS 的串行物理底座
M-PHY 是 MIPI 定义的高速串行物理层规范，UFS 使用其中的 HS（High Speed）与 LS（Low Speed）两类信号模式。它位于 UniPro 的 PHY Adapter 之下，向上提供符号级传输能力，向下直接驱动差分对。UFS 4.1 中，每条 Lane 都是一对差分信号，采用嵌入式时钟（Embedded Clock），即时钟信息从数据流中恢复，不再单独走时钟线，这减少了引脚数并提升了抗 skew 能力。
M-PHY 的关键特征包括：
- 差分信号：Dp/Dn 成对传输，抗共模干扰能力强。
- 嵌入式时钟：接收端通过 CDR（Clock Data Recovery）恢复采样时钟。
- 多速率等级：通过 Gear 切换改变单位间隔（UI），实现不同带宽。
- 多功耗状态：PWM、HS、Hibern8 等状态覆盖从低速唤醒到高速传输再到深度休眠。
下图展示了 UFS 4.1 中 M-PHY 与 UniPro、Lane、速率和功耗状态之间的整体关系：
二、Lane 配置：1 Lane 与 2 Lane 的取舍
UFS 4.1 支持每条链路使用 1 条或 2 条 Lane。Lane 数量直接决定理论带宽上限：2 Lane 并行传输时，总带宽约为 1 Lane 的两倍。但 Lane 数量并非越多越好，它受限于 SoC 引脚资源、PCB 布线难度、功耗预算以及设备端 M-PHY 能力。
在链路启动阶段，Host 与 Device 会通过 UniPro 的 PA 层进行 Lane 能力协商。双方各自声明支持的 Lane 数，最终取交集。如果 Host 支持 2 Lane 而 Device 只支持 1 Lane，链路会降级为 1 Lane 运行。因此，产品设计中必须确认两端 M-PHY 的 Lane 能力一致，否则会出现“插上能用但跑不满”的情况。
三、速率等级（Gear）：从低速到高速的阶梯
M-PHY 用 Gear 表示速率等级，每个 Gear 对应不同的单位间隔（UI）和符号速率。UFS 4.1 中常见的 Gear 包括：
| Gear | 每 Lane 速率（约） | 典型用途 | 信号模式 |
|---|---|---|---|
| PWM-G1 | 约 3 Mbps | 链路启动、配置、唤醒 | PWM |
| HS-G1 | 约 1.25 Gbps | 低速数据传输 | HS |
| HS-G2 | 约 2.5 Gbps | 中速数据传输 | HS |
| HS-G3 | 约 5.0 Gbps | 高速数据传输 | HS |
| HS-G4 | 约 10.0 Gbps | UFS 3.x / 4.x 高速 | HS |
| HS-G5 | 约 20.0 Gbps | UFS 4.x 最高速率 | HS |
链路启动时，双方从 PWM-G1 开始建立连接，随后通过能力交换和速率协商，逐步切换到更高的 HS Gear。这个过程不是“一步到位”，而是逐级尝试：先切到 HS-G1，确认稳定后再切 HS-G2，依此类推。如果某一级训练失败，链路会回退到上一级可用速率，保证兼容性。
四、功耗模式：性能与能耗的平衡
M-PHY 定义了多个功耗状态，UFS 通过状态迁移在性能和功耗之间取得平衡：
- PWM：低速脉冲宽度调制模式，用于链路启动、配置和从休眠中唤醒。功耗低，但速率也低。
- HS：高速模式，数据传输的主力状态。速率高，功耗也高。
- Hibern8：深度休眠状态，M-PHY 大部分电路关闭，仅保留极低功耗的唤醒检测。从 Hibern8 唤醒需要一定时间，因此适合空闲间隔较长的场景。
- OFF：链路完全关闭，通常出现在设备断电或复位时。
状态迁移的典型路径是：OFF → PWM → HS → Hibern8 → PWM → HS。其中 HS 到 Hibern8 的切换由 UniPro 的 DME（Device Management Entity）控制，Host 可以根据业务负载动态调整。例如，当没有数据传输时，Host 可以主动让链路进入 Hibern8，以节省功耗；当有新的数据请求时，再通过 PWM 唤醒并重新进入 HS。
五、案例与复盘：速率协商失败排查
某移动终端在启动 UFS 4.1 设备时，链路始终停留在 HS-G3，无法达到预期的 HS-G4。排查过程如下：
- 确认 Host 与 Device 的 M-PHY 能力寄存器，双方均声明支持 HS-G4。
- 检查 PCB 差分走线，发现 Lane 0 与 Lane 1 长度差超过规范建议值，skew 偏大。
- 在链路训练日志中看到 HS-G4 训练阶段出现 CDR 失锁和误码率升高。
- 调整布线等长后，HS-G4 训练成功，链路速率恢复正常。
这个案例说明：M-PHY 的速率等级不仅取决于芯片能力，还受信号完整性制约。Gear 越高，UI 越短，对 skew、阻抗、串扰和参考时钟抖动越敏感。设计阶段必须把 M-PHY 的电气要求纳入 PCB 约束，否则“芯片支持”不等于“链路能跑”。
# 链路速率协商关键参数示例（示意）
Host Capability : HS-G4, 2 Lane
Device Capability: HS-G4, 2 Lane
Negotiated Gear : HS-G3 (降级)
Reason : HS-G4 training failed, CDR unlock detected
Action : Check lane skew, impedance, reference clock jitter总结来看，UFS 4.1 物理层的核心就是三件事：用几条 Lane 传、用哪个 Gear 传、当前处于什么功耗状态。Lane 决定并行宽度，Gear 决定单 Lane 速度，功耗模式决定能耗与唤醒延迟。三者共同构成 UFS 链路启动和运行时性能调优的物理基础。