4. 开发环境搭建

紫光同创FPGA开发的第一步，是构建一个稳定、可复现的本地开发环境。Pango Design Suite（以下简称PDS）是紫光同创官方提供的集成开发环境（IDE），它集成了工程管理、HDL编辑器、综合（Synthesis）、布局布线（P&R）、时序分析、位流生成与下载调试等完整功能。与Xilinx ISE/Vivado或Intel Quartus类似，PDS将FPGA开发流程封装为图形化向导与命令行工具（如pds_cmd），但它在License管理、器件支持（如Logos系列、Compa系列）以及IP核生成方式上有着鲜明的国产EDA特色。本章将围绕PDS的安装、License配置、工程创建与项目结构四个核心环节展开，帮助读者建立起一套可用的开发底座。

4.1 核心原理：PDS的软件架构与开发流程

PDS本质上是一个基于Eclipse框架二次开发的桌面应用，其底层调用的是紫光同创自研的综合器（PangoSyn）和布局布线器（PangoPlacer/PangoRouter）。理解PDS的架构有助于我们定位问题：当综合或布局布线报错时，错误信息往往指向底层工具链的日志文件，而非仅仅停留在IDE界面。PDS支持两种工作模式：图形化模式（GUI）和命令行模式（Tcl Shell）。命令行模式对于自动化构建、持续集成（CI）以及服务器端远程编译至关重要。

从开发流程上看，PDS遵循标准的FPGA设计流程：设计输入（HDL/原理图/IP）→ 功能仿真（可选，通常配合ModelSim或VCS）→ 综合（Synthesis）→ 布局布线（P&R）→ 时序分析（Timing Analysis）→ 位流生成（Bitstream Generation）→ 下载调试（Programmer）。PDS将上述步骤封装为“Flow Navigator”面板，用户只需按顺序点击即可。但需要注意的是，PDS对约束文件（.xdc）的语法要求与Xilinx UCF略有不同，它更接近SDC（Synopsys Design Constraints）风格，且支持Lua脚本扩展。

4.2 安装PDS：从下载到环境验证

安装PDS前，请先确认操作系统兼容性。PDS目前主要支持Windows 10/11（64位）以及Ubuntu 18.04/20.04（64位）。对于Linux系统，需要注意缺少libncurses5、libtinfo5等32位兼容库是常见问题。安装步骤如下：

1. 获取安装包：从紫光同创官网（pango.com.cn）或授权代理商处获取PDS安装包（通常为压缩包或ISO镜像）。版本号如PDS 2024.1，注意区分标准版与专业版（专业版支持更多大容量器件）。
2. Windows安装：解压后运行 setup.exe，选择安装路径。强烈建议安装到纯英文路径，例如 D:\Pango\PDS_2024.1，避免中文或空格导致Tcl脚本解析错误。
3. Linux安装：解压后执行 ./install.sh，可能需要 chmod +x 赋予执行权限。安装过程中会提示选择安装目录和是否创建桌面快捷方式。
4. 驱动安装：PDS自带的下载器驱动（用于JTAG调试）需要单独安装。在Windows下，插入下载器后，设备管理器若出现未知设备，需手动指定驱动路径至 PDS安装目录\driver\usb_driver。
5. 环境变量设置（Linux）：编辑 ~/.bashrc，添加 export LM_LICENSE_FILE=27000@license_server_ip（若为浮动License）或 export LM_LICENSE_FILE=/path/to/license.dat（若为节点锁定License）。

4.3 License配置：节点锁定与浮动License实战

License是PDS正常启动的“钥匙”。紫光同创提供两种License模式：节点锁定（Node-Locked）和浮动（Floating）。节点锁定License绑定主机MAC地址，适合个人单机使用；浮动License部署在服务器上，支持多台终端共享，适合团队开发。

节点锁定License配置步骤：

1. 在安装PDS的机器上，打开命令提示符（CMD）或终端，输入 ipconfig /all（Windows）或 ifconfig -a（Linux），找到物理地址（MAC），格式如 00-1A-2B-3C-4D-5E。
2. 将MAC地址提供给紫光同创FAE或代理商，申请License文件（通常为 pango_license.dat）。
3. 将License文件放置到固定路径，例如 C:\Pango\license\pango_license.dat。
4. 设置环境变量 LM_LICENSE_FILE 指向该文件路径。Windows下可在“系统属性→高级→环境变量”中新建；Linux下在 ~/.bashrc 中添加 export LM_LICENSE_FILE=/opt/pango/license/pango_license.dat。
5. 重启PDS，若启动界面不再提示License错误，则配置成功。

浮动License配置要点：服务器端需安装FlexLM（FlexNet Publisher）服务，并配置 lmgrd 启动脚本。客户端只需设置 LM_LICENSE_FILE=27000@server_ip 即可。注意，浮动License需要保证网络连通性，且服务器端防火墙需放行27000端口（默认）。

4.4 工程创建与项目结构深度解析

打开PDS，选择 File → New → Project，进入工程创建向导。向导会要求输入工程名称、路径、顶层模块名称以及目标器件型号。以紫光同创Logos系列 PGL22G 为例，其封装为 BG324，速度等级为 -6。选择器件时务必与硬件设计原理图一致，否则后续引脚约束将无法匹配。

创建完成后，PDS会自动生成如下目录结构（以工程名 led_test 为例）：

led_test/
├── led_test.pds          # 工程主文件（Tcl脚本格式）
├── led_test.srcs/        # 源文件根目录
│   ├── sources_1/        # 设计源文件（HDL）
│   │   ├── new/          # 用户新建的.v/.sv文件
│   │   └── ip/           # IP核目录（.pds_ip）
│   ├── constrs_1/        # 约束文件目录
│   │   └── new/          # 用户新建的.xdc文件
│   └── sim_1/            # 仿真文件目录（可选）
├── led_test.runs/        # 运行结果目录
│   ├── synth_1/          # 综合结果
│   │   ├── led_test.edf  # 网表文件
│   │   └── runme.log     # 综合日志
│   ├── impl_1/           # 布局布线结果
│   │   ├── led_test.par  # 布局布线后网表
│   │   └── led_test.bit  # 位流文件（最终产物）
│   └── timing_1/         # 时序报告
├── led_test.cache/       # 缓存目录（可删除，不影响工程）
└── led_test.hw/          # 硬件平台文件（用于调试）

关键文件说明：

• .pds 文件：工程入口，双击即可打开工程。若手动编辑，需注意Tcl语法，例如 set_property "part" "PGL22G-BG324-6"。
• .xdc 约束文件：包含引脚分配、时钟约束（create_clock）、时序例外（set_false_path）等。PDS支持 set_property PACKAGE_PIN 语法，与Vivado类似。
• .bit 位流文件：最终下载到FPGA的二进制文件。PDS还支持生成 .bin 格式用于SPI Flash配置。

4.5 实战案例：从零创建LED流水灯工程并完成首次综合

本案例旨在验证环境搭建的正确性，并熟悉PDS的基本操作流程。我们创建一个简单的LED流水灯设计，目标器件为 PGL22G-BG324-6。

步骤1：创建工程。打开PDS，点击 Create New Project，工程名 led_flow，路径 D:\FPGA_Projects，顶层模块名 led_flow_top。选择器件型号，点击Finish。

步骤2：添加源文件。在 Sources 面板右键 → Add Sources → 新建Verilog文件 led_flow_top.v，输入以下代码：

module led_flow_top(
    input  wire clk_50m,   // 50MHz系统时钟
    input  wire rst_n,     // 低电平复位
    output reg  [3:0] led  // 4个LED
);
    reg [31:0] counter;
    
    always @(posedge clk_50m or negedge rst_n) begin
        if (!rst_n) begin
            counter <= 32'd0;
            led <= 4'b0001;
        end else begin
            counter <= counter + 1'b1;
            if (counter == 32'd24_999_999) begin  // 0.5s翻转一次
                counter <= 32'd0;
                led <= {led[2:0], led[3]};  // 循环左移
            end
        end
    end
endmodule

步骤3：添加约束文件。新建 led_flow.xdc，输入引脚约束（假设LED接在FPGA的P3、P4、P5、P6引脚）：

set_property PACKAGE_PIN P3 [get_ports led[0]]
set_property PACKAGE_PIN P4 [get_ports led[1]]
set_property PACKAGE_PIN P5 [get_ports led[2]]
set_property PACKAGE_PIN P6 [get_ports led[3]]
set_property PACKAGE_PIN P11 [get_ports clk_50m]
set_property PACKAGE_PIN P12 [get_ports rst_n]
create_clock -period 20.0 [get_ports clk_50m]

步骤4：综合与布局布线。点击 Run Synthesis，等待综合完成。若无错误，点击 Run Implementation。整个过程约需2-5分钟（取决于机器性能）。

步骤5：生成位流并验证。点击 Generate Bitstream，生成 led_flow.bit。连接下载器，点击 Program Device，选择生成的bit文件，下载后观察LED是否按预期流水闪烁。

4.6 常见误区与总结复盘

误区一：忽略License环境变量。很多初学者在安装PDS后，直接双击图标，却提示“License not found”。这往往是因为没有设置 LM_LICENSE_FILE 环境变量，或者License文件路径包含中文。务必在安装后立即配置环境变量，并重启终端或IDE。

误区二：工程路径包含非法字符。PDS底层使用Tcl解释器，对路径中的空格、括号、中文支持不佳。建议统一使用 D:\FPGA_Projects 或 /home/user/fpga 这类纯英文路径。

误区三：混淆综合与实现。综合（Synthesis）仅将RTL代码转换为门级网表，不涉及实际布局；布局布线（P&R）才真正将网表映射到FPGA的CLB、IOB等物理资源上。若只修改了约束文件，必须重新运行 Implementation，而非仅重新综合。

误区四：直接删除.cache目录导致工程打不开。虽然.cache目录可以删除以节省空间，但若工程正在打开状态删除，可能导致工程文件索引损坏。建议在关闭PDS后，再清理缓存。