📚 课程目录第2章 RISC-V基础架构

2、RISC-V基础架构：指令集模块（RV32I/RV64I）、特权架构、CSR寄存器、异常与中断机制

RISC-V 的开放指令集架构（ISA）之所以能在嵌入式控制、边缘计算乃至高性能应用处理器领域快速渗透，核心在于其“模块化”与“可扩展”的设计哲学。对于玄铁 C906 与 C910 这两款处理器而言，理解其基础架构是进行底层驱动开发、操作系统移植以及性能调优的前提。本章将围绕 RV32I/RV64I 基础指令集、特权架构分层、CSR 寄存器操作以及异常与中断响应机制展开，帮助开发者建立从指令执行到系统服务调用的完整认知链路。

上图展示了 RISC-V 架构中三个特权层级与硬件执行层之间的协作关系。在玄铁 C906 与 C910 中，该分层模型直接决定了系统软件的资源访问权限与中断路由方式。下面我们将逐一拆解各模块的工程实现细节。

2.1 RV32I/RV64I 基础指令集模块

RV32I 与 RV64I 是 RISC-V 体系中最基础的整数指令集，分别对应 32 位与 64 位地址空间。玄铁 C906 支持 RV32IMAC 与 RV64IMAC，而 C910 则支持 RV64IMAFDC（含单精度与双精度浮点）。理解基础指令集的关键在于掌握其编码格式与寻址模式。

核心原理：RV32I 包含 47 条基础指令，RV64I 在此基础上增加了 10 条针对 64 位字长操作的指令（如 ADDW、LD、SD 等）。所有指令均为 32 位定长编码，仅有 6 种基本格式（R/I/S/B/U/J），这种规整性极大简化了译码逻辑。对于嵌入式开发者而言，最需要关注的是 Load/Store 指令的寻址模式——仅支持基址+偏移量，不支持索引寻址或自增寻址，这要求编译器在访问数组或结构体时显式生成地址计算指令。

判断方法：在开发裸机程序或 RTOS 时，可通过以下方式快速确认当前处理器支持的指令集扩展：

读取 misa CSR（Machine ISA Register），其 bit[25:0] 分别对应 A、B、C、D、E、F、G、H、I、J、K、L、M、N、P、Q、R、S、T、U、V、W、X、Y、Z 扩展。
检查 misa 的 MXL 字段（bit[63:62]），若为 01 表示 RV32，为 10 表示 RV64。
对于 C906，通常 misa 返回 0x8000000000141125（RV64IMAC）；C910 返回 0x800000000014112F（RV64IMAFDC）。

指令类别	代表指令	功能说明	C906 支持	C910 支持
整数运算	ADD, SUB, AND, OR, XOR	基础算术逻辑运算	✓	✓
移位操作	SLL, SRL, SRA	逻辑/算术左移右移	✓	✓
Load/Store	LB, LH, LW, LD, SB, SH, SW, SD	字节/半字/字/双字存取	RV64 支持 LD/SD	✓
分支跳转	BEQ, BNE, JAL, JALR	条件分支与无条件跳转	✓	✓
原子操作	LR.W, SC.W, AMOSWAP.W	内存原子读改写	✓ (A扩展)	✓
压缩指令	C.ADDI, C.LW, C.SW	16位短指令减少代码体积	✓ (C扩展)	✓

实战场景：在 C910 上编写 Linux 内核启动阶段的页表初始化代码时，需要频繁使用 ld/sd 指令操作 64 位物理地址。若误用 lw/sw 仅操作低 32 位，会导致高地址内存访问异常。建议在汇编层面对地址指针使用 .dword 伪指令确保对齐。

常见误区：部分开发者误以为 RV64I 处理器可以无缝运行 RV32I 用户程序。实际上，虽然 C910 支持 RV64 模式下的 RV32 兼容子集（通过 mstatus.SXL 字段切换），但涉及指针运算和系统调用参数传递时，必须由内核进行 ABI 转换。玄铁 C906 的 RV32 模式则无此问题，可直接运行裸机程序。

2.2 特权架构与层级切换

RISC-V 定义了三种特权模式：U-Mode（用户）、S-Mode（监管）、M-Mode（机器）。玄铁 C906 为 MCU 设计，通常仅实现 U-Mode 与 M-Mode；C910 面向应用处理器，完整实现三级特权。特权级的提升只能通过异常或中断（陷入）实现，降低则通过 mret/sret 指令完成。

操作流程：以 C910 运行 Linux 为例，系统调用陷入流程如下：

// 用户态发起系统调用
ecall           // 触发异常，陷入 S-Mode

// S-Mode 内核处理入口 (stvec 指向)
handle_syscall:
    csrrw sp, sscratch, sp   // 交换栈指针，保存用户栈
    // 保存上下文，读取 scause 判断异常类型
    csrr t0, scause
    // 根据系统调用号执行服务
    // ...
    csrrw sp, sscratch, sp   // 恢复用户栈
    sret                    // 返回 U-Mode

该流程中，sscratch 寄存器用于暂存用户栈指针，避免在陷入时覆盖通用寄存器。玄铁 C906 在 RTOS 场景下（如 RT-Thread Smart）同样采用此机制，但仅涉及 M-Mode 与 U-Mode 切换。

经验提醒：在 C906 上开发安全关键应用时，建议将系统服务划分为 M-Mode 可信执行环境（TEE）与 U-Mode 普通应用。通过 medeleg/mideleg 寄存器将部分异常委托给 S-Mode 处理，可减少 M-Mode 的陷入开销。例如，将断点异常（Breakpoint）委托给 S-Mode 调试器，可避免调试器运行在 M-Mode 带来的安全风险。

2.3 CSR 寄存器详解与操作规范

CSR（Control and Status Register）是 RISC-V 中用于配置处理器状态、控制异常处理、管理内存保护的关键寄存器组。所有 CSR 均通过 csrrw/csrrs/csrrc 指令访问，且访问权限受当前特权级约束。

核心 CSR 分类：

类别	寄存器	功能	访问权限
机器状态	mstatus	全局中断使能、特权级切换状态	M-Mode
陷入设置	mtvec	异常入口基地址	M-Mode
陷入保存	mepc, mcause, mtval	异常返回地址、原因、附加信息	M-Mode
中断控制	mie, mip	中断使能与挂起状态	M-Mode
监管状态	sstatus, sepc, scause	S-Mode 对应的状态与陷入信息	S-Mode
地址翻译	satp	页表基地址与模式（仅C910）	S-Mode
硬件线程	mhartid	当前硬件线程 ID	M-Mode

操作规范：在玄铁 C906 的裸机中断处理中，必须遵循以下步骤：

初始化 mtvec 为中断服务函数地址，注意低 2 位需设置为 0（4 字节对齐）。
在 mstatus.MIE 置 1 前，先通过 mie 寄存器使能具体中断源（如 MEIE 外部中断）。
中断服务函数入口处，首先保存被中断上下文（通用寄存器组），再读取 mcause 判断中断类型。
处理完成后，恢复上下文，执行 mret 返回。注意 mret 会自动将 mstatus.MPIE 恢复至 MIE，并将特权级恢复至 MPP 字段指定的级别。

案例拆解：某 C906 项目中，外部中断频繁丢失。经排查发现，中断服务函数中未在入口处立即清除中断挂起位（通过写 mip 或操作外部中断控制器 PLIC 的 claim 寄存器），导致同优先级中断无法再次触发。正确做法是：在读取 mcause 后，立即执行 csrci mip, 0x800（清除 MEIP 位），或通过 PLIC 的 claim 操作隐式清除。此外，mtvec 被配置为直接寻址模式（Direct），所有异常跳转至同一入口，需在软件中二次分发，增加了约 20 个周期的延迟。若改为向量模式（Vectored），则每个中断源有独立入口，可减少分发开销。

2.4 异常与中断机制深度解析

RISC-V 将异常（Exception）与中断（Interrupt）统一为“陷入”（Trap）机制。异常是同步的，由指令执行触发（如非法指令、缺页）；中断是异步的，由外部事件触发（如定时器、外设）。两者在 mcause/scause 的最高位区分：最高位为 1 表示中断，为 0 表示异常。

判断路径：在 C910 的 Linux 内核中，中断处理路径如下：

// 中断向量入口 (汇编)
handle_irq:
    csrr t0, sscratch
    // 保存上下文
    csrr t1, scause
    bltz t1, is_interrupt   // 最高位为1则跳转
    // 异常处理：查异常表
    la t2, exception_table
    // ...
is_interrupt:
    // 中断处理：读取 PLIC claim 获取中断号
    li t3, 0xE0000000       // PLIC 基地址 (C910)
    lw t4, 0x04(t3)         // claim 寄存器
    // 根据中断号分发处理
    // 处理完成后写 complete 寄存器
    sw t4, 0x04(t3)

关键差异：玄铁 C906 与 C910 在中断控制器实现上有所不同。C906 集成 CLINT（核级中断控制器）与 PLIC（平台级中断控制器），但 PLIC 仅支持最多 31 个外部中断源；C910 的 PLIC 支持最多 127 个中断源，且增加了 IMSIC（Incoming MSI Controller）用于支持 MSI 中断。开发者在移植驱动时，需根据目标芯片的中断号映射表调整中断处理逻辑。

风险说明：在 C906 上使用 FreeRTOS 时，若在中断服务函数中调用 portYIELD_FROM_ISR，该宏会触发 ecall 指令请求上下文切换。但若当前中断优先级高于可屏蔽阈值（mstatus.MPIE 未正确设置），可能导致 ecall 被延迟处理，造成任务调度不及时。建议在中断入口处显式设置 mstatus.MPP 为 0（U-Mode），确保 mret 能正确返回。

总结复盘：掌握 RISC-V 基础架构的核心在于理解“分层”与“委托”思想。开发者应优先熟悉 mstatus 中 MIE/MPIE/MPP 三个字段的联动关系，以及 mtvec 的两种工作模式（Direct/Vectored）。在实际调试中，建议使用 JTAG 读取 mcause 与 mtval 快速定位异常指令地址。对于 C910 的 Linux 开发，还需关注 satp 寄存器切换时的 TLB 冲刷操作，避免出现地址映射不一致问题。玄铁系列处理器在指令集实现上完全遵循 RISC-V 规范，但中断控制器与时钟树等外围逻辑存在差异，务必以芯片手册的寄存器描述为准。