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AI芯片设计:从架构到流片全流程核心技术剖析

共计 30 章节
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01
课程导论
AI芯片的定义 · 发展历程 · 分类（GPU/TPU/NPU/FPG…
课程导论AI
02
AI计算基础
深度学习中的核心算子（卷积 · 矩阵乘 · 激活
AI计算基础
03
AI芯片架构总览
从系统视角看AI芯片的组成（计算单元 · 存储层次 · 互联结构
AI芯片架构总览
04
神经网络加速器设计原理
基于数据流（Dataflow）的加速… · 输出固定 · 行固定等）
神经网络加速器设…Dataflow
05
脉动阵列（Systolic Array）深入
Google TPU核心架构剖析 · 脉动阵列的工作原理 · 数据复用策略
SystolicArray
06
AI芯片的存储层次设计
片上SRAM · 寄存器文件 · 多级缓存
AI芯片的存储层次设…
07
片上网络（NoC）与互联架构
AI芯片中多核/多加速器间的互联拓扑… · 环形 · 网格
NoC片上网络
08
AI芯片的指令集与编程模型
专用指令集（如NPU指令） · 通用指令集扩展（RISC-V向量扩展… · 编译器如何映射算子到硬件
AI芯片的指令集
09
AI芯片的并行计算与数据复用
时间/空间并行策略 · 数据复用优化（输入复用 · 权重复用
AI芯片的并行计算
10
AI芯片的精度与量化技术
FP32/FP16/BF16/INT… · 量化感知训练与训练后量化 · 混合精度设计对芯片面积和功耗的影响
AI芯片的精度
11
AI芯片的稀疏性利用
结构化与非结构化稀疏 · 剪枝与稀疏加速器设计（如跳过零值 · 稀疏卷积）
AI芯片的稀疏性利用
12
AI芯片的功耗与热设计
动态功耗 · 静态功耗 · 电压频率调节（DVFS）
AI芯片的功耗
13
AI芯片的时钟与复位设计
时钟树综合 · 时钟门控 · 异步时钟域处理
AI芯片的时钟
14
RTL设计与验证方法
从架构规格到RTL实现 · 模块划分 · 代码风格
RTL设计
15
AI芯片的硬件仿真与原型验证
基于FPGA的原型验证 · 硬件仿真器（emulator） · 虚拟原型
AI芯片的硬件仿真
16
逻辑综合与优化
RTL到门级网表的综合流程 · 时序约束 · 面积优化
逻辑综合优化
17
物理设计（布局布线）基础
从网表到GDSII的物理实现流程 · 布局规划 · 标准单元放置
物理设计布局布线
18
时序分析与收敛
静态时序分析（STA）基础 · 建立/保持时间 · 时序路径
时序分析收敛
19
功耗分析与优化
门级功耗评估 · 动态功耗优化（门控时钟 · 操作数隔离）
功耗分析优化
20
可测性设计（DFT）
扫描链插入 · BIST（内建自测试） · JTAG边界扫描
DFT可测性设计
21
AI芯片的封装与PCB设计
先进封装技术（2.5D/3D · Chiplet） · 芯片与PCB协同设计
AIPCB
22
流片前检查（Pre-silicon Checklist）
设计规则检查（DRC） · 电路规则检查（ERC） · 版图与原理图一致性检查（LVS）
Pre-siliconChecklist
23
流片与晶圆制造基础
CMOS工艺简介 · 光刻 · 刻蚀
流片晶圆制造基础
24
芯片测试与特性化
晶圆测试（CP） · 封装后测试（FT） · 芯片特性化（电压/温度/频率）
芯片测试特性化
25
AI芯片的软件栈与工具链
编译器（如TVM · MLIR） · 运行时（Runtime）
AI芯片的软件栈
26
AI芯片的性能评估与基准测试
性能指标（TOPS · FPS · 延迟
AI芯片的性能评估
27
AI芯片的可靠性设计
软错误（SEU） · 硬件故障 · 冗余设计
AI芯片的可靠性设计
28
AI芯片的典型设计案例剖析
以TPU · 华为昇腾 · 寒武纪等为例
AI芯片的典型设计案…
29
AI芯片设计中的常见问题与调试技巧
仿真与实测不一致 · 时序违例 · 功耗超标
AI芯片设计
30
综合实战项目
从零设计一个简化AI加速器（如卷积加… · 完成架构设计 · RTL编码
综合实战项目AI