数字电路基础回顾：组合逻辑与时序逻辑、触发器与锁存器、时钟与复位、同步设计原则
各位同学，咱们今天聊点基础的东西。别一听「基础」就想跳过——我做了十几年FPGA，踩过的坑有一半都是基础不牢导致的。数字电路说白了就两大块：组合逻辑和时序逻辑。搞懂了它们，你写Verilog的时候心里就有底了。
一、组合逻辑 vs 时序逻辑
组合逻辑，说白了就是「输入一变，输出立马跟着变」。没有记忆能力，像一根直通的水管。比如一个与门，输入A和B都是1，输出就是1；只要有一个变0，输出立刻变0。
时序逻辑就不一样了。它有个「记忆」功能——输出不仅取决于当前输入，还取决于之前的状态。你想想看，如果电路没有记忆，那CPU怎么记住你算到哪一步了？
我个人的区分方法：组合逻辑是「纯函数」，输入相同输出一定相同；时序逻辑是「有状态的函数」，同样的输入在不同时刻可能得到不同输出。
我在项目中遇到过一件事：有个同事写了一个计数器，把组合逻辑和时序逻辑混在一个always块里，结果仿真没问题，上板就跑飞了。嗯，这就是没搞清楚两者的区别。
二、触发器与锁存器
这两个东西，很多初学者容易搞混。我直接说重点：触发器是边沿敏感的，锁存器是电平敏感的。
触发器（Flip-Flop）只在时钟的上升沿或下降沿采样数据。比如D触发器，时钟上升沿那一刻，D端是什么，Q端就变成什么。其他时间，Q端保持不变。
锁存器（Latch）就不一样了。它像一扇门——使能信号有效的时候，输出跟着输入变；使能信号无效的时候，输出锁住当前值。
| 特性 | 触发器 | 锁存器 |
|---|---|---|
| 敏感方式 | 边沿（上升/下降沿） | 电平（高/低电平） |
| 综合结果 | 可控，推荐使用 | 容易产生毛刺，慎用 |
| 面积 | 较大 | 较小 |
| FPGA中 | 有专用单元 | 通常由LUT+布线实现 |
我曾经踩过的坑：在always块里漏写了else分支，综合工具默默给我生成了一个锁存器。仿真时功能正常，上板后信号毛刺不断。从那以后，我写组合逻辑always块一定会写全所有分支，或者用default兜底。
三、时钟与复位
时钟是数字电路的「心跳」。没有时钟，时序逻辑就没法工作。FPGA里通常有专用的时钟网络，走线延迟小、扇出能力强。
关于时钟，我建议你记住三点：
- 时钟域：不同频率的时钟属于不同时钟域，跨时钟域传输需要特殊处理（后面章节会细讲）
- 时钟抖动：时钟边沿的位置有微小波动，设计时要留余量
- 时钟偏斜：时钟到达不同触发器的时刻有差异，好的布局布线能减小偏斜
复位呢，分两种：同步复位和异步复位。同步复位只在时钟边沿生效，异步复位则随时可以复位。
我个人习惯：用异步复位、同步释放的方式。既保证了复位信号的及时响应，又避免了异步复位导致的亚稳态问题。代码写起来也不复杂：
always @(posedge clk or negedge rst_n) begin
if (!rst_n) begin
q <= 1'b0;
end else begin
q <= d;
end
end你看，敏感列表里既有clk又有rst_n，这就是异步复位。但复位释放的时候，实际上是同步到时钟边沿的——因为复位信号先经过一级触发器同步，再送到全局复位网络。
四、同步设计原则
同步设计，说白了就是「所有时序逻辑都在同一个时钟边沿下工作」。这是FPGA设计的黄金法则。
为什么强调同步？因为异步设计太难控制了。信号到达时间不确定，组合逻辑产生的毛刺可能被误采，调试起来让人抓狂。
同步设计有几个核心原则：
- 单时钟域设计：尽量使用同一个时钟，避免跨时钟域
- 寄存器输出：组合逻辑的输出最好经过一级寄存器再送给下一级
- 避免组合逻辑反馈：不要用组合逻辑的输出直接反馈到输入端，容易产生振荡
- 时序约束：告诉工具你的时钟频率、输入输出延迟，让工具帮你检查时序
我见过最典型的错误：有人用组合逻辑的输出作为另一个模块的时钟。结果呢？那个「时钟」上有毛刺，导致整个模块工作不正常。正确的做法是用使能信号，而不是用组合逻辑生成时钟。
你想想看，如果每个模块都老老实实同步设计，整个系统的时序分析就变得可预测了。工具能帮你算出最大频率，哪里时序不满足一目了然。
知识体系总览
下面这张图，是我自己总结的数字电路基础框架。每次做新项目前，我都会瞄一眼，提醒自己别忘了一些基本原则。
这张图把今天讲的内容串起来了。你看，组合逻辑和时序逻辑是两大支柱，时钟复位是驱动，同步设计原则是方法论。缺了任何一块，你的FPGA设计都可能出问题。
好了，今天就聊到这儿。这些概念看起来简单，但真正用好需要大量实践。下次写代码的时候，多想想：我这个信号是组合逻辑还是时序逻辑？时钟域处理对了吗？复位方式合理吗？养成这个习惯，你的设计质量会上一个大台阶。