2. Versal 平台基础

Versal 是 AMD 推出的自适应计算加速平台（Adaptive Compute Acceleration Platform，ACAP），它不是传统意义上“FPGA 加个硬核处理器”的简单叠加，而是把标量处理、可编程逻辑、向量 DSP 引擎、AI 引擎和片上网络整合到同一颗芯片中。理解 Versal 的第一步，是建立“异构计算 + 片上互联 + 分层存储”的整体心智模型，而不是一上来就钻进某个 IP 的寄存器细节。

一、核心组成：五类计算与存储资源

从架构视角看，Versal 可以拆成五个关键子系统，它们各自承担不同粒度的计算或搬运任务：

• PS（Processing System）：以 Arm Cortex-A72/Cortex-R5F 为核心的标量处理子系统，负责运行 Linux、裸机或 RTOS，承担控制流、协议栈、任务调度和外设管理。
• PL（Programmable Logic）：可编程逻辑阵列，包含 LUT、FF、BRAM、UltraRAM、DSP58 等资源，适合实现自定义数据通路、接口协议和硬实时逻辑。
• AIE（AI Engine）：由大量 VLIW 向量处理器和本地存储器组成的阵列，擅长高吞吐、低功耗的向量与矩阵运算，是 5G、雷达、图像和 AI 推理的核心算力来源。
• NoC（Network-on-Chip）：片上网络，把 PS、PL、AIE、DDR、PCIe、以太网等通过 AXI 交换节点连接起来，提供可配置的带宽、QoS 和路由路径。
• DDR 子系统：多通道 DDR4/LPDDR4 内存控制器，为各计算单元提供大容量、高带宽的共享存储，是数据搬运的“主战场”。

二、器件选型：从需求反推资源

Versal 家族分为多个系列，选型时不能只看“哪个型号最大”，而要从算法特征、接口带宽、功耗预算和封装尺寸四个维度反推。下表给出常见系列的定位对比：

三、开发流程概览：从平台到应用

Versal 的开发流程与传统 Zynq 有相似之处，但多了 AIE 和 NoC 两个需要显式配置的维度。典型流程如下：

1. 平台创建：在 Vivado 中创建 Versal 工程，配置 PS、NoC、DDR 控制器和时钟复位，导出 XSA。
2. PL 设计：编写 RTL 或使用 HLS 生成 IP，完成综合、实现和时序收敛。
3. AIE 设计：使用 Vitis 或 AI Engine 工具链编写数据流图，完成内核映射和仿真。
4. NoC 配置：在 Vivado 中分配 NoC 路径、带宽和 QoS，确保各主从设备之间的数据流不拥塞。
5. 软件集成：在 Vitis 中生成 BSP，编写 PS 端驱动和应用，调用 PL 与 AIE 的加速器。
6. 系统调试：通过 JTAG、ILA、Vitis Analyzer 和性能计数器验证功能与带宽。

# 典型 Versal 平台导出与软件构建流程（示意）
vivado -mode batch -source create_versal_platform.tcl
vitis -workspace ./ws -source build_app.tcl
# 生成 BOOT.BIN 与 image.ub
bootgen -image boot.bif -arch versal -o BOOT.BIN -w on

四、常见误区与复盘

• 误区二：忽略 NoC 的 QoS 配置。 多个主设备同时访问 DDR 时，若不设置优先级和带宽上限，低优先级通路可能被长期阻塞。
• 误区三：DDR 带宽估算过于乐观。 理论峰值带宽与实际可用带宽差距很大，需预留 30% 以上的余量，并考虑刷新、切换和仲裁开销。
• 误区四：AIE 与 PL 的数据接口设计滞后。 AIE 的输入输出需要与 PL 或 DDR 对齐，接口协议和缓冲深度应在架构阶段就确定。

复盘建议：在项目启动阶段就画出一张“数据流 + 带宽预算”图，标明每个计算单元的数据来源、去向、峰值带宽和平均带宽。这张图比任何代码都更能提前暴露架构风险。