4. 数字电路与Verilog/VHDL基础
问答卡片 1：组合逻辑与时序逻辑
面试问题 请说明组合逻辑与时序逻辑的区别，并举例如何避免组合逻辑中的竞争冒险？
考察点 基础概念理解、信号传播与保持、实际工程中毛刺处理方法。
回答框架 ① 定义区别（组合无记忆，时序有状态）→ ② 竞争冒险成因（不同路径延迟差）→ ③ 避免方法（加同步器或修改逻辑）→ ④ 工程实例。
示例回答 组合逻辑输出仅由当前输入决定，时序逻辑依赖时钟边沿。竞争冒险由路径延迟不一致引起，例如多路选择器输入信号切换时产生毛刺。常用方法：添加输出寄存器或使用格雷码输入（约 80 字）。
可能追问 ① 如何分析一个具体电路的竞争？② 生产级设计中是否允许毛刺？③ 异步信号如何同步？
问答卡片 2：状态机设计
面试问题 设计状态机时，如何选择编码方式？比较一段式、两段式、三段式写法的优劣。
考察点 状态机设计经验、代码风格、资源与速度权衡。
回答框架 ① 编码选择（二进制省寄存器，独热省组合逻辑）→ ② 写法对比（一段式耦合大，三段式清晰易维护）→ ③ 工程建议（状态数少用独热，多则二进制）。
示例回答 状态数 ≤ 4 时常用独热码，综合后组合逻辑少；超过 8 个状态用二进制。三段式将状态跳转、次态逻辑、输出分三段，利于时序优化。一段式适合简单 FSM，复杂项目易出 bug（约 85 字）。
可能追问 ① 独热码为何适合 FPGA？② 状态机综合后如何检查？③ 异步复位 vs 同步复位选择。
问答卡片 3：异步信号同步与亚稳态
面试问题 单比特跨时钟域如何同步？多比特时为什么用异步 FIFO 而不用简单打拍？
考察点 亚稳态成因、同步器结构、异步 FIFO 格雷码原理。
回答框架 ① 单比特打两拍/三拍（降低 MTBF）→ ② 多比特直接打拍风险（多个拍间延迟差）→ ③ 异步 FIFO 用格雷码保证同批次同步→ ④ 补充：格雷码空满判断时需比较反转指针。
示例回答 单比特信号用两级 D 触发器同步。多比特若在总线变化时采样，不同位可能跨拍导致数据错误。异步 FIFO 将多比特地址转为格雷码，再双拍同步，确保同一时钟边沿各 bit 状态一致（约 90 字）。
可能追问 ① 异步 FIFO 深度如何计算？② 如何产生空满信号？③ 格雷码转二进制优化技巧。
项目案例带背模板
| 项目名称 | 高速多通道数据采集系统的异步 FIFO 设计 |
| 业务背景 | 8 路 ADC（250MSPS）数据经 JESD204B 接口进入 FPGA，需缓存后送给 DSP，写时钟 300MHz，读时钟 200MHz。 |
| 规模指标 | FIFO 深度 1024×32bit，总资源 1480 LUTs，1024 BRAM bits，空满判断延迟≤2 时钟域。 |
| 技术栈 | Xilinx Zynq-7000，Verilog，自写格雷码同步模块，异步复位同步释放。 |
| 核心难点 | ① 写时钟与读时钟频率比 3:2，深度需满足不丢数；② 格雷码指针同步后空满误判导致溢出；③ 多路径时序约束。 |
| 面试高频追问 | ① 深度 1024 如何计算？写速 300M×32bit，读速 200M×32bit，最大突发长度考虑。② 格雷码同步时采用两级 vs 三级？③ 如何验证空满正确性？ |
| 可迁移回答话术 | “我在项目中设计了一个自同步的异步 FIFO，读指针用格雷码转换后打两拍同步到写时钟域，比较空满。关键优化在于将写指针格雷码编码提前一拍产生，避免读写时钟域握手引发额外延迟。该方案在 8 路 250M ADC 场景下零丢数运行。” 该话术可迁移至任何跨时钟域题目。 |