1. DRC基础概念
1.1 DRC 的定义
设计规则检查（Design Rule Check, DRC） 是芯片物理验证阶段的核心步骤，用于验证版图（Layout）是否满足晶圆厂（Foundry）制定的工艺设计规则。这些规则由制造工艺的物理极限决定，例如最小线宽、最小间距、孔与导线的重叠面积等。
DRC 的本质是 几何约束检查：将版图中的多边形、连线、通孔等几何元素与一组预定义的规则进行比对，确保所有图形在光刻、刻蚀、沉积等制造步骤中能够被正确生产，避免短路、断路、漏电或良率下降。
核心要点： DRC 不关心电路功能是否正确，只关心版图几何是否“可制造”。违反 DRC 的版图即使功能正确，也无法在晶圆厂生产出合格的芯片。
1.2 DRC 在芯片设计流程中的位置
DRC 位于芯片设计流程的 后端物理验证 阶段，通常在布局布线（Place & Route）完成之后、流片（Tape-out）之前执行。以下是 DRC 在典型数字芯片设计流程中的位置：
| 阶段 | 主要任务 | 输出 |
|---|---|---|
| 前端设计 | RTL 编码、功能仿真、逻辑综合 | 门级网表（Gate-level Netlist） |
| 后端实现 | 布局规划、单元放置、时钟树综合、布线 | 版图（GDSII / OASIS） |
| 物理验证 | DRC、LVS、ERC、天线效应检查 | 验证报告、修复标记 |
| 流片 | 最终版图交付晶圆厂 | Tape-out 数据 |
在物理验证阶段，DRC 通常最先执行，因为它的检查速度最快、覆盖范围最广。只有 DRC 通过后，才会进行后续的 LVS（版图与电路一致性检查）和 ERC（电气规则检查）。
工程实践： 在先进工艺节点（7nm/5nm/3nm）中，DRC 规则数量可达数万条，运行时间可能占据物理验证总时间的 60% 以上。因此，DRC 规则优化是缩短流片周期的关键杠杆。
1.3 DRC 与 LVS / ERC 的区别
DRC、LVS 和 ERC 是物理验证的三大支柱，但它们的检查对象、目标和侧重点完全不同。下表从多个维度进行对比：
| 对比维度 | DRC | LVS | ERC |
|---|---|---|---|
| 检查对象 | 版图几何图形 | 版图 vs 电路网表 | 版图电气连接 |
| 检查目标 | 是否满足工艺制造规则 | 版图与电路是否一致 | 是否存在电气违规 |
| 典型违规 | 最小间距违例、线宽不足 | 短路、断路、器件尺寸不匹配 | 浮空节点、电源地短路 |
| 输入数据 | 版图 GDSII + 规则文件 | 版图 GDSII + 网表 | 版图 GDSII + 规则文件 |
| 运行速度 | 快（几何运算为主） | 慢（需要拓扑提取和匹配） | 中等（电气连接分析） |
| 修复难度 | 中等（局部调整版图） | 高（可能涉及电路修改） | 低到中（添加连接或修改版图） |
从流程顺序看，DRC 是物理验证的 第一道防线。LVS 和 ERC 依赖 DRC 通过的干净版图，否则大量几何违例会干扰电气连接提取的准确性。
常见误区： 有些工程师认为 DRC 通过后芯片就能正常工作。实际上，DRC 只保证“可制造”，不保证“功能正确”。功能正确性由 LVS 和功能仿真保证。DRC 与 LVS/ERC 是互补关系，而非替代关系。
1.4 DRC 检查流程概览
为了直观理解 DRC 的执行过程，下图展示了从版图输入到违规报告输出的典型流程：
DRC 引擎首先读取版图数据和工艺规则文件，然后通过几何运算引擎逐层、逐区域执行规则检查。发现的违规被标记并分类（如关键违规、非关键违规），最终生成结构化的 DRC 报告供设计师修复。
1.5 DRC 规则分类
为了更系统地理解 DRC，可以将规则按检查类型分为以下几类：
- 宽度规则（Width Rule）： 检查导线、有源区、多晶硅等层的最小/最大宽度。例如：最小金属线宽 0.1μm。
- 间距规则（Spacing Rule）： 检查同一层或不同层之间图形的最小间距。例如：同层金属间距 ≥ 0.12μm。
- 包围规则（Enclosure Rule）： 检查通孔或接触孔被周围层覆盖的面积。例如：通孔被金属包围至少 0.05μm。
- 密度规则（Density Rule）： 检查各层图形的面积密度，确保化学机械抛光（CMP）均匀性。例如：金属密度在 20%~80% 之间。
- 天线规则（Antenna Rule）： 检查长导线在刻蚀过程中积累的电荷是否可能击穿栅氧化层。通常与 DRC 一起运行。
优化切入点： 在 DRC 规则优化中，间距规则和密度规则通常消耗最多的计算资源。通过规则合并、区域划分和层次化检查，可以显著减少运行时间。