01
时序约束基础概念
什么是时序约束？为什么需要时序约束？建立时间与保持时间。
setuphold
02
时钟约束入门
create_clock命令详解、时钟周期与占空比、时钟源定义。
时钟create_clock
03
生成时钟约束
create_generated_clock、分频与倍频时钟、相位关系。
分频倍频
04
时钟组与异步时钟
set_clock_groups、异步时钟域处理、false_path的应用。
异步false_path
05
输入延迟约束
set_input_delay、系统同步与源同步接口、最大/最小延迟。
input_delay系统同步
06
输出延迟约束
set_output_delay、外部负载建模、输出窗口计算。
output_delay窗口
07
I/O接口时序模型
系统同步接口、源同步接口、DDR接口约束。
DDR源同步
08
时序例外之false_path
set_false_path使用场景、跨时钟域路径、复位路径。
false_path跨时钟
09
时序例外之多周期路径
set_multicycle_path、建立时间与保持时间调整、案例分析。
多周期MCP
10
时序例外之最大/最小延迟
set_max_delay/set_min_delay、异步信号约束、特殊路径处理。
max_delaymin_delay
11
时序约束文件管理
SDC文件结构、分层约束、Tcl脚本化约束。
SDCTcl
12
时序分析报告解读
setup/hold报告、slack分析、关键路径定位。
slack报告
13
时序收敛策略
流水线插入、逻辑优化、寄存器复制、时钟偏斜利用。
收敛流水线
14
跨时钟域同步设计
双触发器同步、握手协议、异步FIFO、格雷码。
CDC异步FIFO
15
SDRAM接口时序约束
命令/地址/数据分组约束、读写时序、DQS与DQ关系。
SDRAMDQS
16
PCIe接口时序约束
参考时钟约束、PIPE接口、差分信号约束。
PCIePIPE
17
DDR3/DDR4接口时序约束
写平衡、读平衡、DQ/DQS眼图中心对齐。
DDR4眼图
18
MIPI接口时序约束
D-PHY与C-PHY、Lane速率计算、skew约束。
MIPID-PHY
19
USB接口时序约束
HS/SS模式、数据线阻抗匹配、时钟恢复。
USBSS
20
Ethernet接口时序约束
GMII/RGMII接口、TXCLK与RXCLK、数据对齐。
RGMIIGMII
21
HDMI接口时序约束
TMDS编码、差分对等长、像素时钟约束。
HDMITMDS
22
SDIO接口时序约束
命令/数据线时序、时钟频率切换、卡识别模式。
SDIO卡识别
23
I2C与SPI接口时序约束
开漏输出约束、SCL/SDA时序、片选信号。
I2CSPI
24
JTAG接口时序约束
TCK/TMS/TDI/TDO、边界扫描、调试时钟。
JTAG边界扫描
25
时序约束与功耗优化
时钟门控约束、动态电压频率调整、多电压域。
功耗时钟门控
26
工艺角与PVT变化
工艺角介绍、最差/典型/最佳情况、OCV与AOCV。
PVTOCV
27
时序约束调试技巧
常见错误解析、约束冲突解决、迭代优化方法。
调试迭代
28
静态时序分析工具
PrimeTime、Tempus、Innovus STA流程。
STAPrimeTime
29
时序约束自动化
Tcl脚本生成约束、模板化约束、版本管理。
自动化Tcl
30
综合案例实战
从RTL到GDS的完整时序约束流程、常见问题复盘。
实战RTL到GDS