2. 功耗基础知识

在低功耗设计中，功耗不是单一来源，而是由多个物理机制叠加而成。若把芯片功耗拆开看，最常用的分类是：动态功耗、静态功耗和短路功耗。理解它们的物理来源与计算公式，是后续做 RTL 优化、UPF 电源域划分和门级功耗验证的基础。

2.1 动态功耗：翻转带来的充放电与开关活动

动态功耗主要来自数字电路在 0/1 翻转时对负载电容的充放电。CMOS 反相器输出从 0 变 1 时，PMOS 导通，电源通过 PMOS 给负载电容充电；从 1 变 0 时，电容通过 NMOS 放电到地。每次完整翻转都会从电源取走能量，形成功耗。

其经典公式为：

P_dynamic = α · C_L · V_DD² · f

其中：α 是开关活动因子，表示每个时钟周期发生有效翻转的概率；C_L 是负载电容，包括门电容、互连电容和输入电容；V_DD 是电源电压；f 是时钟频率。该公式说明动态功耗与电压平方成正比，与频率和电容线性相关。因此，降压和降频是最直接的动态功耗优化手段，但会牺牲性能。

在实际设计中，动态功耗还可细分为开关功耗和内部功耗。开关功耗用于驱动外部负载和互连；内部功耗来自标准单元内部节点的充放电和短路电流。RTL 阶段可通过门控时钟、操作数隔离、减少冗余翻转来降低 α；物理实现阶段可通过减小线长和优化驱动来降低 C_L。

2.2 静态功耗：亚阈值漏电与栅氧漏电

静态功耗又称漏电功耗，指电路在稳定状态下、没有发生翻转时仍然存在的功耗。其物理来源主要包括：亚阈值漏电、栅氧隧穿漏电、栅致漏极泄漏和结反偏漏电。在先进工艺节点中，亚阈值漏电和栅氧漏电往往占主导。

静态功耗的常用估算公式为：

P_static = V_DD · I_leak
I_leak = I_sub + I_gate + I_gidl + I_junction

其中 I_sub 是亚阈值电流，I_gate 是栅极隧穿电流，I_gidl 是栅致漏极泄漏电流，I_junction 是结漏电。亚阈值电流对阈值电压和温度非常敏感，通常随温度升高呈指数增长，因此高温下静态功耗会显著恶化。

静态功耗与工艺、温度、电压和晶体管尺寸密切相关。降低静态功耗的常见方法包括：使用高阈值电压单元、采用多阈值电压综合、电源门控、体偏置和降低待机电压。在 UPF 流程中，电源门控就是通过关断非关键电源域来切断漏电通路。

2.3 短路功耗：输入翻转期间的直通电流

短路功耗发生在 CMOS 门输入信号翻转过程中。当输入电平处于中间区域时，NMOS 和 PMOS 可能同时导通，形成从电源到地的直通电流。这个电流不经过负载电容，而是直接流过晶体管，产生额外功耗。

短路功耗的近似公式为：

P_short = I_short · V_DD · f · t_sc

其中 I_short 是短路电流峰值，t_sc 是输入翻转期间两个晶体管同时导通的时间。短路功耗与输入转换时间、电源电压、晶体管阈值和负载电容有关。输入转换时间越长，短路电流持续时间越长，短路功耗越大。

在设计中，短路功耗通常占总动态功耗的 5%～15%。通过控制输入转换时间、合理选择驱动强度、避免过慢的边沿，可以有效抑制短路功耗。但输入边沿也不能过快，否则会带来过冲、串扰和可靠性问题，因此需要折中。

2.4 工艺节点演进对功耗的影响

随着工艺从 180nm 演进到 5nm，功耗结构发生了根本变化。早期节点中，动态功耗占主导，静态功耗可以忽略；但在 90nm 以下，栅氧变薄导致栅极漏电急剧增加；进入 45nm 后，高 K 金属栅和应变硅被引入，栅氧漏电得到一定抑制，但亚阈值漏电随阈值电压降低而快速上升。

到了 28nm 及以下，静态功耗在总功耗中的占比可能达到 30%～50%，尤其在高温和低活动率场景下更为明显。5nm、3nm 节点中，FinFET 和 GAA 结构改善了栅控能力，但漏电仍然是待机功耗的主要来源。因此，先进节点的低功耗设计必须同时关注动态功耗和静态功耗，不能只做时钟门控而忽略电源门控。

功耗类型	物理来源	核心公式	主要影响因素	典型优化手段
动态功耗	负载电容充放电	P = α · C_L · V_DD² · f	电压、频率、电容、翻转率	门控时钟、降压降频、操作数隔离
静态功耗	亚阈值、栅氧、结漏电	P = V_DD · I_leak	阈值电压、温度、工艺、电压	高 Vt 单元、电源门控、体偏置
短路功耗	输入翻转时直通电流	P = I_short · V_DD · f · t_sc	输入转换时间、驱动强度、V_DD	控制边沿速率、合理选择驱动

2.5 案例与场景：一个移动 SoC 的功耗拆解

假设某移动 SoC 在 28nm 工艺下工作，电源电压 1.0V，时钟频率 1.2GHz。CPU 子系统活动因子 α=0.15，负载电容 C_L=2nF；漏电电流 I_leak=80mA；短路功耗约占总动态功耗的 8%。则：

P_dynamic = 0.15 × 2nF × (1.0V)² × 1.2GHz = 0.36W
P_static  = 1.0V × 80mA = 0.08W
P_short   ≈ 0.36W × 8% = 0.029W
P_total   ≈ 0.36 + 0.08 + 0.029 = 0.469W

在这个例子中，动态功耗仍占主导，但静态功耗已接近 17%。如果温度升高到 85℃，漏电电流可能翻倍，静态功耗升至 0.16W，总功耗接近 0.55W。此时若只做时钟门控，待机功耗仍然偏高，必须结合电源门控关断空闲模块。

2.6 常见误区与复盘

• 误区一：只关注动态功耗。先进节点静态功耗占比高，待机场景下漏电可能超过动态功耗。
• 误区二：认为降频一定省电。降频降低动态功耗，但漏电功耗基本不变，且可能延长任务执行时间，总能量未必下降。
• 误区三：忽略短路功耗。输入边沿过慢会导致短路电流持续时间增加，在低功耗设计中不可忽视。
• 误区四：电压越低越好。降压可平方级降低动态功耗，但会降低噪声容限、增加延迟，并可能使漏电与工艺角问题更突出。

复盘来看，功耗优化必须建立在对三种功耗来源的量化理解上：动态功耗看 α、C_L、V_DD 和 f；静态功耗看 I_leak 与温度、阈值电压；短路功耗看输入转换时间和驱动强度。只有把物理来源、公式和工艺趋势对应起来，才能在 RTL、UPF 和门级验证中做出正确的低功耗决策。