1. 课程导入

在现代集成电路、功率器件、MEMS、光电子与先进封装制造中，薄膜沉积是与光刻、刻蚀并列的核心工艺环节。芯片内部每一层金属互连、每一层介质隔离、每一个阻挡层与种子层，本质上都是通过沉积工艺"长"出来的。可以这样理解：光刻决定图形"长什么样"，刻蚀决定图形"去掉哪里"，而沉积决定"加上什么材料、加多厚、以什么微观结构加上去"。三者协同，才构成完整的图形化薄膜制造闭环。

本课程聚焦三类主流沉积技术：ALD（原子层沉积）、CVD（化学气相沉积）与PVD（物理气相沉积）。它们并非互相替代，而是在不同膜厚区间、不同结构形貌、不同材料体系和不同产能约束下各司其职。选型的本质，是在膜厚精度、台阶覆盖、薄膜质量、沉积速率、工艺温度与成本之间做工程权衡。

一、核心原理：三种沉积技术的本质差异

理解选型，首先要理解三种技术的成膜机理差异。

• PVD：通过物理手段（溅射或蒸发）将固体靶材转化为气相原子/离子，再输运到晶圆表面凝结成膜。过程以物理输运为主，成膜方向性强，因此台阶覆盖偏弱，但速率快、材料纯度高、可沉积难熔金属。
• CVD：前驱体气体在晶圆表面发生化学反应生成固态薄膜。由于反应发生在表面且伴随扩散，台阶覆盖优于PVD，可通过调节压力、温度、流量实现从"保形"到"填孔"的不同形貌。
• ALD：把CVD反应拆成两个自限制半反应，每个循环只生长一个原子层。因为表面反应会"自饱和"，所以膜厚由循环次数精确决定，台阶覆盖接近理想，是深孔、高深宽比结构的最佳选择。

二、方法流程：从需求到工艺选型的判断路径

实际工程中，选型通常遵循以下判断顺序：

1. 明确膜层功能：是导电层、绝缘层、阻挡层还是牺牲层？
2. 确定膜厚区间：小于5 nm优先考虑ALD；5～100 nm可CVD/ALD；大于100 nm可PVD/CVD。
3. 评估结构形貌：平面、浅孔、深孔、高深宽比？深宽比大于5:1时ALD优势明显。
4. 核对热预算：后段工艺通常要求低于400℃，需选择低温CVD或等离子体增强方案。
5. 核算产能与成本：ALD速率低，需评估是否值得为精度付出产能代价。

选型判断伪代码示例：
if 膜厚 < 5nm and 深宽比 > 5:
    优先 ALD
elif 需要金属导电层 and 膜厚 > 50nm:
    优先 PVD
elif 需要保形介质 and 温度 < 400C:
    优先 PECVD
else:
    结合成本与产能做对比验证

三、案例场景：同一器件中的协同分工

以先进逻辑器件的一段互连结构为例：在深孔中先沉积TiN阻挡层，由于深宽比高，通常采用ALD保证侧壁与底部覆盖均匀；随后沉积Cu种子层，可采用PVD获得低电阻率与高纯度；最后电镀填充铜并退火。而在层间介质方面，则常用PECVD沉积SiO₂或低k材料，兼顾速率与绝缘性能。

这个案例说明：同一芯片、同一模块内，三种工艺往往同时存在。选型不是"三选一"，而是"哪一层用哪种最合适"。

四、常见误区与复盘

五、课程知识框架与学习目标

本课程共30章，整体分为四个模块：

学完本课程，你应当能够：面对一个具体的膜层需求，快速判断应优先考虑ALD、CVD还是PVD；能够读懂沉积工艺参数表并识别关键控制项；能够理解多工艺集成中的界面与应力问题；并能在出现覆盖不良、膜厚偏差、附着力失效等问题时，给出有条理的排查方向。