4. FPGA高速收发器基础

在星载高速数据通路中，FPGA的GT（Gigabit Transceiver）收发器承担着从几Gbps到数十Gbps的串行数据传输任务。理解其内部SerDes架构以及CDR、均衡、预加重、眼图与抖动这些关键概念，是判断链路能否在辐射、温变和长线缆条件下稳定工作的基础。本节从信号链的角度，把这些概念串成一条可分析的路径。

SerDes架构：从并行到串行的信号链

SerDes即串行器/解串器，是高速收发器的核心。发送侧（TX）接收FPGA内部并行数据，经过编码、FIFO缓冲、串行化后，由驱动器输出差分信号；接收侧（RX）则从差分输入恢复时钟、采样数据、解串为并行字。以Xilinx GTY为例，一个典型的收发通道包含PMA（物理媒介附加层）和PCS（物理编码子层）两大部分：PMA负责串行化/解串、CDR、均衡和驱动，PCS负责8b/10b或64b/66b编解码、通道绑定和弹性缓冲。

在星载链路中，SerDes的参考时钟通常来自高稳晶振或时钟芯片，经过IBUFDS_GTE4缓冲后送入GT的REFCLK。发送侧的数据路径为：TX并行数据→TX FIFO→编码器→串行器→预加重/驱动→差分输出。接收侧为：差分输入→CTLE/DFE均衡→CDR采样→解串器→解码器→RX FIFO→并行数据。这条链路上任何一级的裕量不足，都会在最终眼图上体现为闭合。

CDR：从数据中恢复时钟

CDR（Clock Data Recovery）是接收侧最关键的环节。它不依赖外部随路时钟，而是从数据跳变中提取相位信息，生成与数据对齐的采样时钟。其核心是一个相位检测器加电荷泵和VCO构成的锁相环：当数据边沿到来时，相位检测器比较数据边沿与VCO时钟的相位差，通过电荷泵调整VCO频率，使采样时钟始终对准数据眼图中心。

CDR能否锁定，取决于数据流中是否有足够的0/1跳变。如果长时间发送全0或全1，CDR会因缺少边沿而失锁。因此，星载链路通常采用8b/10b或64b/66b编码，保证跳变密度。以8b/10b为例，每10位中最多5个连续相同位，跳变密度有保证。在配置GT时，需要关注CDR的锁定时间，典型值为几十微秒到几百微秒，链路初始化时应留足等待时间再开始发送有效数据。

均衡与预加重：对抗信道损耗

高速信号经过PCB走线、连接器和线缆后，高频分量衰减远大于低频分量，导致眼图闭合。预加重在发送侧提前提升信号的高频分量，使到达接收端时高低频幅度趋于一致。以Xilinx GTY为例，预加重通过TXDIFFCTRL和TXPREEMPHASIS参数配置，前者控制输出摆幅，后者控制加重比例。一个合理的起点是：短链路（<10cm）预加重设为0~2dB，长链路（>30cm）可设为3~6dB，具体需结合信道S参数仿真或实测眼图调整。

接收侧均衡分为CTLE和DFE。CTLE（连续时间线性均衡）是一个高通滤波器，补偿信道的低通特性；DFE（判决反馈均衡）则利用已判决的符号消除当前符号的后光标ISI。在星载应用中，由于器件可能受到总剂量和单粒子效应影响，DFE的自适应算法需要关注其收敛稳定性。建议在链路初始化后读取GT的均衡自适应状态寄存器，确认CTLE和DFE均已收敛，再进入正常数据传输。

眼图与抖动：链路裕量的量化

眼图是把多个UI（单位间隔）的信号叠加显示，直观反映链路质量。眼高反映噪声裕量，眼宽反映时序裕量。在星载链路中，眼图测试通常使用误码仪或FPGA内部眼图扫描功能（如Xilinx的Eye Scan）。以10.3125Gbps链路为例，一个UI约为97ps，若实测眼宽为60ps、眼高为200mV，则时序裕量约60ps，幅度裕量约200mV，需与接收器灵敏度指标对比判断是否合格。

抖动分为确定性抖动（DJ）和随机抖动（RJ）。DJ包括周期性抖动、数据相关抖动和占空比失真，RJ服从高斯分布。总抖动TJ在给定误码率下计算，常用公式为TJ = DJ + 2×Q×RJ，其中Q由目标误码率决定，例如BER=1e-12时Q≈7.03。星载链路通常要求BER优于1e-12，因此抖动预算必须留有余量。在轨温度变化会导致VCO频率漂移和信道损耗变化，建议在热真空试验中覆盖温度范围测试眼图，确认全温区眼图均满足裕量要求。

星载适用性小结

SerDes架构决定了信号链的基本框架，CDR保证时钟恢复，均衡和预加重补偿信道损伤，眼图和抖动则提供量化判据。在星载环境中，还需额外考虑辐射对CDR环路和DFE自适应逻辑的影响，以及温度循环对信道损耗和时钟稳定度的影响。实际设计中，建议在FPGA配置中启用GT的PRBS测试模式，在发射前完成链路裕量评估，并在在轨遥测中监测GT的误码计数和均衡状态，以便及时发现链路退化。