4. ADC接口与FPGA逻辑对接

星载数据采集链路中，ADC与FPGA之间的接口是决定采样质量的第一道关口。ADC输出的是数字码流，但码流能否被FPGA正确捕获，取决于接口电平标准、输出模式、时钟与数据的相位关系，以及PCB走线带来的时序余量。本节围绕LVDS与CMOS两类接口，梳理从ADC输出到FPGA内部寄存器的完整对接逻辑。

一、LVDS与CMOS：两种接口的物理层差异

CMOS接口以单端电压摆幅传输数据，典型摆幅为3.3V或1.8V，每个数据位占用一根信号线，外加一根随路时钟。其优点是引脚少、逻辑简单，缺点是抗共模干扰能力弱、边沿速率受负载电容限制，在几十MHz以上时容易因串扰和地弹导致采样错误。星载环境中单粒子瞬态和电源噪声更明显，CMOS接口通常只用于低速辅助通道或短距离板内连接。

LVDS采用差分对传输，电流约3.5mA在100Ω终端电阻上形成约350mV差分摆幅，共模电压约1.2V。差分结构对共模噪声天然抑制，边沿速率高、功耗低，适合100MHz以上的高速采样。星载ADC如AD9253、ADS6445等普遍提供LVDS输出模式，FPGA侧需使用IBUFDS差分输入缓冲和IDELAY/ISERDES资源。选择接口时，若采样率超过约50MSPS或走线长度超过5cm，应优先考虑LVDS。

二、串行与并行输出模式

并行输出模式下，ADC每个采样点通过N根数据线同时输出，N等于分辨率（如14位）。FPGA在随路时钟边沿一次性捕获全部位。这种方式时序直观，但引脚数随分辨率线性增长，14位ADC加时钟和帧同步至少需要16根线，多通道时布线压力大。

串行输出模式（如LVDS串行、DDR串行）将多位数据按位序在高速时钟下逐位输出，常用双沿传输（DDR），即时钟上升沿和下降沿各输出一位。以14位、100MSPS为例，若采用7对LVDS、DDR传输，每对线速率需达到100MSPS×7=700Mbps，FPGA需用ISERDES以7:1或8:1解串。串行模式显著减少引脚数，但要求FPGA具备高速SerDes或SelectIO资源，且对时钟抖动更敏感。

实际选型时，若FPGA的SelectIO支持1Gbps以上且ADC提供串行LVDS，优先串行以节省引脚；若FPGA资源有限或采样率较低，并行CMOS/LVDS更易实现。

三、源同步采样与数据对齐

无论并行还是串行，ADC与FPGA之间都是源同步关系：时钟由ADC随数据一起发出，FPGA用该时钟采样数据。关键问题是时钟边沿与数据有效窗口的对齐。ADC数据手册通常给出t_SU（建立时间）和t_H（保持时间），FPGA侧则需保证采样点落在数据眼图中央。

数据对齐分两步：位对齐和字对齐。位对齐针对串行模式，通过训练序列（如0xAAAA或0xFFFF）让ISERDES找到正确的位边界；字对齐则确定多通道或帧同步下的采样点边界，常用帧时钟（FCO）或同步码实现。并行模式下，若ADC输出时钟与数据边沿对齐（边沿对齐），FPGA需将时钟移相90°或用IDELAY延迟数据，使采样点落在数据窗口中心。

以Xilinx 7系列为例，可在FPGA中例化IDELAYE2，对每个数据位独立延迟，步进约78ps（200MHz参考时钟下）。通过扫描延迟值并观察误码率，找到眼图张开最大的延迟点。典型操作是：发送已知码型，逐步增加IDELAY值，记录误码计数，误码为零的延迟区间即为有效窗口，取其中点作为最终配置。

四、眼图约束与IDELAY扫描实践

眼图是评估接口时序余量的直观工具。在FPGA侧，眼图张开程度由数据有效窗口、时钟抖动、走线偏斜和接收端阈值共同决定。星载环境温度变化大，LVDS驱动器输出摆幅和共模电压会随温度漂移，眼图可能收缩。因此设计时不能只满足常温时序，还需留出至少20%的余量。

实际调试中，常用IDELAY扫描法确定最佳采样点。以14位LVDS并行接口、DCO为100MHz为例，FPGA参考时钟200MHz，IDELAY步进78ps。操作流程如下：

1. ADC输出固定测试码型，如0x2AAA与0x1555交替，便于检测位翻转。
2. FPGA内例化IDELAYE2，对DCO或数据位施加可变延迟，初始值设为0。
3. 以步进1递增延迟值，每个延迟点采集1024个样本，与预期码型比较，记录误码数。
4. 绘制误码数随延迟值变化的曲线，误码为零的连续区间即为有效采样窗口。
5. 取窗口中心对应的延迟值写入配置，并保留±2步的余量。

若扫描发现有效窗口小于3个步进（约234ps），说明时序余量不足，需检查PCB走线等长、终端匹配或降低采样率。星载应用中，还应在高低温循环下重复扫描，确认窗口漂移不超过设计余量。

五、多通道场景下的对齐策略

多通道ADC采集时，各通道之间的采样时刻一致性（通道间偏斜）直接影响后续波束形成或相位测量。若各通道ADC共用同一DCO，则FPGA内各通道数据位对齐后，字对齐需依赖FCO或同步脉冲。若各通道独立DCO，则需在FPGA内用全局时钟对各自数据做跨时钟域处理，常用异步FIFO加握手信号，但会引入不确定延迟。

推荐做法是：多片ADC共享同一采样时钟和DCO，FPGA内各通道使用相同的IDELAY配置和位对齐逻辑，仅通过FCO区分帧边界。这样通道间偏斜可控制在1个采样周期以内。若必须独立时钟，则应在FPGA内为每个通道单独做IDELAY扫描，并在FIFO后增加时间戳对齐逻辑。

数据对齐完成后，建议在FPGA内加入在线误码监测模块，周期性统计各通道误码率。星载FPGA可利用内部BRAM构建误码计数器，通过遥测下传。若某通道误码率突增，可触发IDELAY重扫描或切换备份通道，提升系统可靠性。

六、接口参数速查与检查要点

综上，ADC与FPGA的接口对接不是简单的连线，而是从电平标准、输出模式、源同步时序到数据对齐的系统工程。LVDS适合高速多通道，CMOS适合低速简单场景；串行节省引脚但依赖SerDes，并行直观但布线压力大。无论哪种方式，IDELAY扫描和眼图约束都是保证采样可靠性的核心手段。在多通道星载采集系统中，统一时钟、统一对齐策略、在线误码监测三者结合，才能实现长期稳定的数据捕获。