2. 降额设计的基本原理

降额设计是航空航天电子产品可靠性工程中最基础、最经济、也最容易被误用的一项技术。它的核心思想并不复杂:让元器件在实际工作中承受的应力低于其额定能力,从而换取更长的寿命和更低的失效率。但"低于额定"这四个字背后,涉及降额因子、应力比、失效物理机制和可靠性定量模型四个相互关联的概念。只有把这四者串起来理解,降额才不是凭经验拍脑袋,而是一项可计算、可验证、可追溯的设计活动。

一、降额的定义与工程内涵

降额(Derating)是指元器件在应用时,使其实际承受的电应力、热应力或机械应力低于产品规范规定的额定值,以降低失效速率、提高使用可靠性的设计措施。这里有两个关键限定:第一,降额针对的是"应力",不是"功能";第二,降额是"设计阶段"确定的,而不是调试阶段临时调整的。

需要特别区分降额与"裕量设计"。裕量设计通常指电路参数(如增益、带宽、驱动能力)留有余地,而降额专指元器件应力水平相对额定值的折减。在航空航天领域,降额还承担着补偿空间辐射、真空、宽温循环等地面试验难以完全复现的环境效应的作用,因此其降额幅度往往比商用产品更严格。

二、降额因子与应力比

描述降额程度的核心参数是应力比(Stress Ratio),定义为实际工作应力与额定应力之比:

S = 实际应力 / 额定应力

例如:某金属膜电阻额定功率 0.25 W,
实际功耗 0.10 W,则功率应力比 S = 0.10 / 0.25 = 0.40

与应力比配套使用的是降额因子(Derating Factor),它表示允许使用的最大应力比上限。若规定该电阻功率降额因子为 0.5,则实际功耗不得超过 0.125 W。应力比是"实际做到了多少",降额因子是"最多允许做到多少",前者是设计结果,后者是设计约束。

不同应力类型对应不同的降额维度,常见的有:

  • 电应力:电压、电流、功率、频率;
  • 热应力:结温、壳温、温升;
  • 机械应力:振动量级、冲击加速度、安装应力;
  • 环境应力:湿度、气压、辐射总剂量。

其中温度降额最为关键,因为多数失效机制的速率对温度呈指数敏感。工程上常把"结温降额"作为独立指标,例如规定半导体器件最高结温不超过额定结温的 70%~80%。

三、降额与失效物理的关联

降额之所以有效,是因为它直接作用于失效物理机制。以阿伦尼乌斯(Arrhenius)模型描述的温度加速失效为例:

λ(T) = A · exp( -Ea / (k·T) )

λ:失效率;A:常数;Ea:激活能(eV);
k:玻尔兹曼常数 8.617×10⁻⁵ eV/K;T:绝对温度(K)

当结温从 125 ℃(398 K)降到 85 ℃(358 K),若 Ea = 0.7 eV,则失效率之比为 exp[0.7/8.617e-5 × (1/358 − 1/398)] ≈ 8.0。也就是说,仅把结温降低 40 ℃,失效率理论上可下降约一个数量级。这正是降额设计最直接的物理收益。

对电压应力,则常用反幂律模型:λ ∝ Vⁿ,n 通常取 3~5。对机械振动,疲劳寿命与应力幅值呈 S-N 曲线关系,降额后循环寿命显著延长。因此,降额不是"越狠越好",而是针对主导失效机制选择敏感应力进行折减。

降额设计原理链:应力折减 → 失效物理 → 可靠性提升 额定应力 V_rated / P_rated T_j,max = 150 ℃ 振动 20 Grms (器件手册规定上限) 降额因子 D 功率 D = 0.50 电压 D = 0.60 结温 D = 0.75 (设计约束上限) 实际应力 P = 0.10 W V = 0.55 V_rated T_j = 85 ℃ (实测/计算值) 应力比 S = 实际应力 / 额定应力 约束条件:S ≤ D(降额因子) 失效物理模型 温度:λ ∝ exp(−Ea/kT) 电压:λ ∝ Vⁿ (n=3~5) 振动:S-N 疲劳曲线 可靠性定量关系 λ_降额 / λ_额定 ≈ 0.1~0.3 MTBF = 1/λ 显著提升 R(t) = exp(−λt) 曲线右移 工程判据 S ≤ D 且留有余量 主导失效机制被抑制 热阻路径可验证 注:图中数值为教学示例,实际降额因子应依据 GJB/Z 35 或企业降额准则确定

四、降额与可靠性的定量关系

降额对可靠性的贡献可以用失效率模型定量描述。工程上常采用"降额修正系数"K_D 对基准失效率进行修正:

λ_实际 = λ_基准 × K_D × K_温度 × K_环境 × K_质量

其中 K_D 随应力比 S 减小而降低,
典型经验关系:K_D ≈ (S)^m,m 取 2~4

示例:某电容基准失效率 0.02 /10⁶h,
S 从 0.8 降到 0.4,取 m=3,
则 K_D 从 0.512 降到 0.064,
λ_实际 下降约 8 倍

需要强调的是,降额收益存在"饱和效应"。当应力比降到 0.3 以下时,失效率下降趋于平缓,而体积、重量、成本却继续上升。对航空航天产品,重量和体积是硬约束,因此降额准则通常规定一个合理区间,而不是无限压低。例如 GJB/Z 35 对多数半导体器件规定功率应力比不超过 0.5~0.6,结温不超过额定值的 0.7~0.8。

五、工程实施要点

把上述原理落到设计流程中,需要完成四件事:

  1. 识别主导失效机制:通过 FMEA 或失效物理分析,确定该器件在该环境下最可能先失效的机制,再选择对应应力进行降额。
  2. 确定降额因子:依据 GJB/Z 35、ECSS-Q-ST-30-11 或企业准则,结合任务剖面和可靠性指标分配,选取合适的 D 值。
  3. 计算实际应力:通过电路仿真、热仿真或实测,得到 S 值,并验证 S ≤ D。
  4. 迭代与验证:若 S 超限,则调整电路参数、散热路径或选型,重新计算,直至满足要求,并在降额检查表中记录。
降额检查表至少应包含:器件位号、型号、额定值、实际应力、应力比 S、降额因子 D、判定结论、依据文件编号。这张表是设计评审和可靠性验证的直接输入。
常见误区:把降额等同于"选大功率器件"。若散热路径未同步优化,大功率器件的实际结温可能反而更高;降额必须与热设计、电路参数协同,不能只看额定值。

综上,降额设计的逻辑链条是:以失效物理为依据,选择敏感应力;以应力比和降额因子为量化工具,约束实际工作点;以失效率模型为桥梁,把应力折减换算为可靠性收益;最终在重量、体积、成本与可靠性之间取得工程最优。理解这条链条,才能在后续的降额准则选用和寿命评估中做出有依据的判断。