2. 存储介质在空间辐射与极端温度下的物理机制

航天器上的电子存储介质，无论是 NOR/NAND 闪存、SRAM、DRAM 还是 FRAM，都工作在两个叠加的极端环境中：一是持续的高能粒子辐射场，二是剧烈波动的温度场。理解这两类环境如何从物理层面改变存储单元的状态，是可靠性设计的起点。本节围绕四种核心机制展开：单粒子效应、总剂量效应、位移损伤，以及高低温对浮栅与电荷保持的影响。

一、单粒子效应：瞬态扰动与永久损伤

单粒子效应（SEE）由单个高能粒子（质子、重离子或中子）穿过存储单元时产生。粒子在硅中电离出电子—空穴对，若在敏感节点附近积累的电荷超过临界电荷 Qcrit，就会翻转存储状态。按后果可分为软错误与硬错误两类。

软错误中，单粒子翻转（SEU）改变存储位而不损坏器件，可通过重写恢复；单粒子瞬态（SET）在组合逻辑中产生短脉冲，可能被下游锁存。硬错误中，单粒子锁定（SEL）触发CMOS寄生晶闸管，形成大电流通路，必须断电才能解除，否则可能烧毁器件；单粒子烧毁（SEB）和单粒子栅穿（SEGR）则直接破坏功率器件结构。

对存储阵列而言，关键参数是临界电荷与灵敏体积。以65 nm SRAM为例，Qcrit约为1～2 fC，而一个重离子在灵敏体积内可沉积数十fC，翻转概率很高。设计上常用EDAC纠错、位交错（bit interleaving）和刷新技术来抑制SEU累积。

二、总剂量效应：累积的阈值漂移

总剂量效应（TID）是长期辐射累积的结果。粒子在栅氧化层中电离产生电子—空穴对，电子迁移快，空穴被俘获形成氧化层陷阱电荷，同时在Si/SiO₂界面产生界面态。两者共同导致阈值电压漂移、漏电流增大、跨导下降，最终使器件功能失效。

TID以krad(Si)或Gy(Si)计量。商用CMOS工艺通常耐受50～100 krad(Si)，而宇航级加固工艺可达300 krad(Si)以上。对浮栅存储而言，TID会加剧氧化层电荷积累，使编程/擦除窗口收窄，读取裕度下降。评估时需在辐照过程中定期测量阈值电压和静态电流，绘制退化曲线，确定失效阈值。

三、位移损伤：晶格缺陷的长期影响

位移损伤（DD）由高能粒子撞击硅原子，将其撞离晶格位置，形成弗仑克尔缺陷（间隙原子+空位）。这些缺陷在禁带中引入深能级，成为载流子的复合中心或陷阱，导致少子寿命下降、漏电流增加、光电器件效率降低。

对存储介质，位移损伤主要影响双极型器件和光电耦合器，对纯CMOS存储影响相对较小，但长期累积仍会改变载流子迁移率和结特性。位移损伤通常用非电离能量损失（NIEL）标度，单位为MeV·cm²/mg，与粒子种类和能量密切相关。

四、高低温对浮栅与电荷保持的影响

浮栅存储依靠隧穿氧化层隔离电荷。温度升高时，氧化层陷阱辅助隧穿（TAT）和热发射增强，电荷泄漏加快，数据保持时间缩短。典型规律是：温度每升高10 ℃，保持时间约减半。低温下，电荷迁移率下降，编程/擦除速度变慢，但保持特性改善。

极端低温（如-55 ℃）还会导致带隙变化和阈值电压漂移，影响读取窗口。设计上需在高温下进行加速保持测试，用Arrhenius模型外推工作寿命，并预留足够的读取裕度。

五、机制耦合与设计应对

四类机制并非孤立。TID累积会改变氧化层电荷，进而影响SEU的临界电荷；位移损伤产生的缺陷会加剧TID引起的漏电；高温则同时加速TID退化和电荷泄漏。因此，可靠性设计必须做耦合分析，而不是逐项孤立评估。

工程上通常采用以下组合策略：在器件级选用加固工艺或外购宇航级器件；在电路级采用EDAC、位交错和定期刷新；在系统级设计看门狗、电流监测和断电保护；在验证级开展质子/重离子辐照试验、高温加速保持试验和温度循环试验。只有把物理机制、器件参数和系统策略串成一条链，才能给出可信的可靠性结论。