4. 星载时钟系统组成
星载时钟系统并不是“装一台原子钟”那么简单。卫星在轨要同时满足三件事：长期频率准确度要足够高，短期相位噪声要足够低，并且要把这个“时间基准”可靠地送到星上各个分系统。因此，工程上通常把星载时钟系统划分为四个相互配合的部分：星载原子钟提供长期稳定度基准，压控晶振（VCXO/OCXO）提供低相噪的短期频率源，频率合成把基准频率变换成各分系统需要的频率，时钟分配网络把时钟信号低失真地分发到各用户。四者构成一条从“物理基准”到“可用时钟”的完整链路。
一、星载原子钟：系统的长期频率基准
星载原子钟是整星时间的“源头”。常见类型包括铷原子钟、铯原子钟和被动氢原子钟，它们在稳定度、体积、功耗和寿命上各有取舍。以铷钟为例，其核心是铷原子基态超精细能级跃迁，通过光抽运、微波谐振和光检测形成鉴频信号，再锁定一个晶体振荡器，使输出频率长期稳定在原子跃迁频率上。工程上常用阿伦方差（Allan Deviation）描述其稳定度，典型铷钟的日漂移可做到 1×10⁻¹¹ 量级，而被动氢钟可优于 1×10⁻¹² 量级。
在星上，原子钟通常输出一个 10 MHz 或 5 MHz 的正弦基准信号，同时提供 1 PPS（秒脉冲）作为时间标记。原子钟的关键指标包括：频率准确度、频率稳定度（1 s、10 s、100 s、1 天）、频率漂移率、相位噪声、开机特性、以及辐照和温度环境下的频率变化。需要注意的是，原子钟的短期稳定度往往不如优质晶振，因此它通常不直接驱动高速电路，而是作为“长期参考”去校准晶振。
二、压控晶振：短期稳定度与相位噪声的支撑
压控晶振（VCXO）或恒温晶振（OCXO）在星载时钟系统中承担两个角色：一是作为原子钟的“飞轮”，在原子钟鉴频环路带宽之外提供低相位噪声的短期频率；二是作为频率合成的直接参考源。VCXO 的压控端接收来自原子钟鉴频环路的误差电压，通过调整变容二极管电容改变晶振频率，从而实现对原子钟的跟踪锁定。
以一颗典型卫星为例，若原子钟输出 10 MHz，VCXO 也工作在 10 MHz，鉴频环路带宽设为 0.1 Hz 左右，则 1 s 以内的相位噪声主要由 VCXO 决定，而 100 s 以上的长期稳定度由原子钟决定。这种“晶振短稳 + 原子钟长稳”的组合，正是星载时钟系统最核心的设计思想。VCXO 的关键参数包括：标称频率、压控范围（如 ±5 ppm）、压控灵敏度（Hz/V）、相位噪声（如 10 Hz 处 -120 dBc/Hz）、老化率和温度稳定度。
三、频率合成：把基准变成各分系统需要的频率
星上不同分系统对频率的需求差异很大：导航载荷可能需要 10.23 MHz，星间链路终端可能需要 100 MHz 甚至 1 GHz 的采样时钟，测控分系统可能需要 10 MHz 参考，而星务计算机只需要 1 PPS 对时。频率合成的作用，就是把这些需求统一从原子钟/VCXO 的基准频率派生出来，同时尽量不恶化相位噪声。
常用的频率合成方式有三种：直接模拟合成、锁相环（PLL）合成和直接数字合成（DDS）。直接模拟合成通过混频、倍频、分频和滤波实现，相噪好但体积大、杂散多；PLL 合成通过鉴相器、环路滤波器和压控振荡器实现，频率灵活、杂散可控，是星上最常用的方式；DDS 则通过相位累加器和数模转换器产生频率，分辨率极高，但输出频率上限受限于时钟频率，且杂散需要仔细设计。实际工程中常采用“DDS + PLL”混合方案，用 DDS 提供细调谐，用 PLL 完成倍频和滤波。
以 10 MHz 基准产生 100 MHz 采样时钟为例，可采用 10 倍频 PLL：鉴相频率取 10 MHz，反馈分频比 N=10，压控振荡器输出 100 MHz，环路带宽设为 100 kHz 左右。此时 100 MHz 输出在 1 kHz 偏移处的相位噪声约为 -110 dBc/Hz（示例值，实际取决于 VCXO 和环路参数）。设计时要重点关注参考杂散、环路稳定性和锁定时间。
四、时钟分配网络：低失真地把时钟送到每个用户
时钟分配网络常被低估，但它直接决定“原子钟再好，送到载荷还剩多少”。星上时钟分配通常采用树形拓扑：一级缓冲器把基准时钟分成若干路，再通过二级缓冲送到各分系统。每一级都要考虑插入损耗、回波损耗、通道间偏斜（skew）和抖动累积。
工程实现上，时钟分配网络需要做到以下几点：第一，采用低抖动时钟缓冲器，如扇出 1:10 的差分缓冲器，输出 LVDS 或 LVPECL 电平，抗共模干扰能力强；第二，做好阻抗匹配，通常 50 Ω 单端或 100 Ω 差分，避免反射造成时钟边沿振铃；第三，控制通道间等长，若各用户对时钟相位一致性要求高，PCB 走线长度差应控制在毫米级，对应偏斜在皮秒级；第四，对敏感负载做隔离，避免某一分系统故障拉低整条时钟链。
此外，分配网络还要考虑星上环境：温度循环会引起线缆和连接器延时变化，辐照会引起器件参数漂移，因此关键路径上常加入可调延时线或温补措施。对于 1 PPS 这类时间标记信号，分配时还要注意边沿陡度和驱动能力，确保各用户收到的秒沿一致。
五、四部分的协同关系与设计要点
把四部分放在一起看，星载时钟系统的设计逻辑就清晰了：原子钟决定“长期准不准”，VCXO 决定“短期稳不稳”，频率合成决定“频率全不全”，分配网络决定“送到后好不好”。四者缺一不可，且相互制约。例如，若 VCXO 相位噪声恶化，即使原子钟再好，100 MHz 采样时钟的相噪也会变差；若分配网络偏斜过大，星间链路终端的采样时刻就会与导航载荷不一致，直接影响测距精度。
实际设计中，通常先根据任务需求确定时间同步精度和频率稳定度指标，再反推各部分的分配。例如，若要求星间链路时间同步误差优于 1 ns，则时钟分配偏斜应控制在 100 ps 以内，频率合成附加抖动应小于 200 fs，VCXO 在 10 Hz~1 MHz 积分相噪应优于 0.5 ps。这些指标再逐级分解到器件选型和 PCB 设计。只有把四部分作为一个整体来权衡，才能做出真正可用的星载时钟系统。