2. 航电计算平台硬件基础
航电计算平台的BSP（Board Support Package）并不是凭空编写的软件层，它必须精确匹配底层硬件的处理器架构、总线拓扑、存储布局、中断与定时资源。理解这些硬件要素，是判断“哪些代码必须由BSP提供、哪些可以交给通用内核”的前提。本节从处理器架构、总线与互连、存储与内存映射、中断控制器与定时器、典型板卡与模块五个方面展开，重点说明它们如何影响BSP的移植工作。
处理器架构：指令集、字节序与内存模型
航电平台常见的处理器架构包括PowerPC（如MPC8548、P2020、T2080）、ARM（Cortex-A53、A72、R52）以及x86（Atom、Core i7）。三者对BSP的影响并不只是“编译工具链不同”，更关键的是三点：指令集与特权级、字节序、内存一致性模型。
PowerPC在传统航电中占据重要地位，e500/e5500核心多采用大端（Big-Endian）字节序，外设寄存器访问常依赖大端约定；ARMv8默认小端，但可通过SCTLR_ELx.EE位切换异常级别字节序；x86为小端。字节序直接决定BSP中寄存器读写宏、DMA描述符字段、网络协议栈头部解析是否正确。例如在PowerPC大端平台上，若把32位寄存器值按小端写入，会出现高低字节颠倒，表现为“写入0x12345678，读回0x78563412”。
内存一致性模型同样关键。x86是较强一致性的TSO模型，ARMv8是弱一致性模型，PowerPC也属于弱一致性。BSP在实现DMA缓冲区同步、自旋锁、屏障指令时，必须使用架构对应的屏障：ARM用dmb/dsb，PowerPC用sync/lwsync，x86用mfence。忽略这一点，在多核航电任务调度中可能出现“数据已写入但DMA读到旧值”的隐蔽故障。
总线与互连：PCIe、RapidIO与AFDX的分工
航电计算平台内部通常不是单一总线，而是分层互连。处理器本地总线连接DDR控制器、Flash控制器和片内外设；板级高速互连常用PCIe和RapidIO；机载网络则使用AFDX（ARINC 664 Part 7）。三者的定位不同：PCIe面向处理器与外设/加速卡之间的高带宽、树形拓扑；RapidIO面向嵌入式多处理器、点对点或交换式低延迟互连，支持消息传递和直接内存访问；AFDX是航空以太网，采用虚拟链路（VL）和带宽分配间隔（BAG）保证确定性时延。
对BSP而言，PCIe需要完成配置空间枚举、BAR空间映射、MSI/MSI-X中断初始化；RapidIO需要配置出站/入站窗口、维护事务与门铃中断；AFDX通常由专用端系统芯片实现，BSP负责其寄存器配置、VL表加载和收发队列管理。下图给出一个典型航电计算模块的互连与资源关系示意。
存储与内存映射：BSP必须固定的地址视图
航电BSP启动后第一件事是建立稳定的地址视图。典型布局是：DDR从0x0000_0000开始，容量2 GB；片内外设寄存器从0xE000_0000开始；NOR Flash从0xFE00_0000开始。这些地址不是随意选的，而是由处理器本地总线译码和芯片选择（Chip Select）决定的。BSP需要完成三件事：配置MMU页表，把物理地址映射为内核虚拟地址；设置DMA掩码，确保DMA能访问到正确的物理页；保留不可缓存区域，避免外设寄存器被Cache缓存导致读写失效。
以PowerPC为例，BSP通常在config.h中定义CONFIG_SYS_IMMR、CONFIG_SYS_DDR_BASE等宏，并在启动汇编中通过mtspr写入MMU的TLB表项。ARM平台则通过设备树（Device Tree）描述reg和ranges属性，BSP负责校验设备树与硬件实际地址一致。若地址映射错误，常见现象是“串口无输出”或“DMA传输完成但数据全为0”。
中断控制器与定时器：实时性的根基
航电任务对中断延迟敏感。BSP需要初始化中断控制器，配置每个中断源的优先级、触发方式（电平/边沿）和CPU亲和性。PowerPC常用OpenPIC，ARMv8使用GIC-500/GIC-600，x86使用APIC。以GIC为例，BSP要设置GICD_IPRIORITYR分配优先级，设置GICD_ITARGETSR绑定CPU，并在GICC_PMR中设置优先级掩码。若优先级配置不当，高优先级飞控任务可能被低优先级通信中断阻塞。
定时器方面，BSP通常提供三类：系统节拍定时器（用于调度）、高精度定时器（用于时间戳）、看门狗（用于故障恢复）。PowerPC的递减计数器（DEC）和ARM的Generic Timer是常见选择。BSP需要把定时器中断接入中断控制器，并保证时钟源频率与内核CLOCK_TICK_RATE一致。若频率偏差1%，长时间运行后任务周期会累积漂移，影响AFDX虚拟链路的BAG调度。
典型航电板卡与模块
实际航电计算平台通常由CPU模块、载板、电源管理模块、时钟树和接口模块组成。CPU模块集成处理器、DDR、Flash和PCIe/RapidIO控制器；载板提供1553B、ARINC 429、离散量等航电专用接口；电源管理负责上电时序和复位；时钟树为处理器、总线和外设提供参考时钟。BSP移植时，必须逐一确认这些模块的复位顺序、时钟频率和寄存器基地址。例如，若DDR初始化前未等待电源稳定，会出现随机启动失败；若1553B接口的时钟与处理器总线时钟不匹配，会出现消息帧错误。
综上，航电计算平台的硬件基础决定了BSP的边界与约束。处理器架构决定指令、字节序和屏障；总线互连决定设备枚举与数据通路；存储映射决定地址视图；中断与定时器决定实时性；板卡模块决定外设初始化顺序。只有把这些硬件要素逐一落实到BSP的启动代码、设备树或配置头文件中，才能为上层航电任务提供稳定可靠的运行环境。