2. 航电计算平台硬件架构与启动相关组件

航电计算平台的启动链不是软件单方面“跑起来”的过程，而是处理器、存储器、总线、复位与时钟五类硬件资源按严格时序依次就位、互相授权的结果。理解启动链，首先要理解这五类组件在“上电到第一条应用指令执行”这段窗口内各自承担什么角色、谁先可用、谁依赖谁。本节从硬件架构角度拆解这条依赖关系，并给出可观察的判断点。

一、五类组件在启动链中的定位

处理器（CPU/SoC）是启动链的执行主体，但它在上电瞬间并不具备执行条件：它需要稳定的时钟才能取指，需要复位释放才能开始取指，需要可访问的存储器才能取到有效指令，需要总线通路才能把指令和数据搬到内核。因此处理器是“最晚真正开始工作、却最早被复位和时钟约束”的角色。

存储器分为两类角色：一类是存放启动代码的非易失存储器（如 NOR Flash、NAND Flash、eMMC 或 ROM），负责提供上电后的第一条指令；另一类是运行期使用的易失存储器（如 DDR SDRAM、SRAM），在启动早期往往尚未初始化，需要启动代码先完成控制器配置才能使用。这个“先有鸡还是先有蛋”的问题，正是启动链设计的核心矛盾。

总线是连接处理器、存储器与外设的通道。启动早期，总线矩阵、地址译码和访问权限尚未完全建立，处理器只能通过最简通路（如 Boot ROM 到片内 SRAM）取指。随着启动推进，外部总线控制器、DDR 控制器才被逐级使能。

复位模块负责把各组件从不确定状态拉到确定的初始状态，并按顺序释放复位。时钟模块负责提供稳定、频率正确的时钟，并在需要时完成时钟切换（如从内部 RC 振荡器切到外部晶振，再切到 PLL 倍频输出）。复位与时钟是启动链的“使能前提”，它们不到位，处理器和存储器都无法进入可预期状态。

二、启动链的时序依赖：谁先谁后

把五类组件放到时间轴上，可以看出一条清晰的依赖链。上电后，电源管理模块先输出稳定电压，随后时钟模块启动。多数航电SoC的时钟启动分三步：先由内部RC振荡器提供低频时钟，让复位控制逻辑和极少量片内逻辑工作；随后启动代码使能外部晶振，等待晶振稳定（典型等待时间在毫秒级，例如 5～20 ms，具体以器件手册为准）；晶振稳定后配置PLL，把频率倍频到处理器工作频率（例如从 24 MHz 晶振倍频到 600 MHz 或 1 GHz 量级）。

复位模块与时钟并行工作。上电复位信号通常保持有效一段时间，确保电源和时钟达到稳定后再释放。释放顺序也有讲究：一般先释放时钟控制域和复位控制域，再释放处理器内核复位，最后释放外设复位。如果处理器复位释放过早，而时钟尚未稳定，处理器可能取到错误指令或进入未定义状态。

处理器开始取指后，第一条指令来自非易失存储器或片内Boot ROM。此时DDR尚未初始化，启动代码通常先运行在片内SRAM中。Boot ROM代码完成最基本的时钟和引脚配置后，会加载一级启动程序（如SPL或Bootloader第一阶段）到片内SRAM，再由它初始化DDR控制器。DDR初始化包括配置时序参数（如 tRCD、tRP、CL 等）、执行训练（写电平训练、读门训练）并验证读写正确性。只有DDR可用后，才能把完整的启动镜像搬到DDR中运行。

总线权限在这一过程中逐步放开。启动早期，总线矩阵可能只允许处理器访问Boot ROM和片内SRAM；随着启动推进，外部存储控制器、DDR控制器和外设总线才被逐级使能。如果总线地址译码配置错误，处理器可能访问到错误地址，表现为取指异常或总线错误。

三、可观察的判断点与常见异常

在工程实践中，判断启动链是否正常，不能只看“程序有没有跑起来”，而要在关键节点观察硬件状态。以下是一组可参考的观察点，参数为示例值，实际应以具体器件手册和板级设计为准。

从排障角度看，启动失败往往不是单一组件的问题，而是时序配合问题。例如，DDR训练失败可能并非DDR颗粒本身损坏，而是时钟频率在训练前未稳定，导致训练采样点偏移。又如，处理器取指异常可能并非启动代码错误，而是复位释放时总线权限尚未建立。因此，排查时应按“时钟→复位→处理器→总线→存储器”的顺序逐级确认，每一级都找到可测量的信号或寄存器状态作为依据。

四、小结：五类组件的角色分工

处理器是执行主体，但它的启动依赖时钟和复位；时钟模块提供频率基准和切换能力，是启动链的“心跳”；复位模块提供确定的初始状态和释放顺序，是启动链的“发令枪”；总线是连接处理器与存储器的通路，其权限和译码决定启动早期能访问什么；存储器分为提供启动代码的非易失存储器和需要初始化才能使用的易失存储器，二者在启动链中先后登场。理解这五类组件的依赖关系，是分析任何航电计算平台启动问题的硬件基础。