2. 航电计算平台硬件架构与存储层次
航电计算平台与通用服务器最大的差别，不在于处理器主频有多高，而在于整个存储层次被"确定性"和"可验证性"重新约束了一遍。典型航电计算模块（IMA 综合模块化航电、LRM 现场可更换模块）要在同一块板卡上同时承载飞控、显示、通信、健康管理等不同安全等级的任务，因此它的处理器、内存控制器、缓存层级、片上网络和外部存储接口必须构成一条可预测的访问链路：任何一次取指或取数，其最坏延迟都要能被分析和界定，而不是"平均很快"。
一、典型航电计算模块的组成骨架
以一块常见的 IMA 通用处理模块为例，其硬件骨架大致分为四层：
- 计算层：一颗或多颗多核处理器（如 PowerPC 系列或 ARM 多核 SoC），每个核带私有 L1 指令/数据缓存，多核共享 L2，部分型号再挂一级 L3 或系统级缓存（SLC）。
- 存储控制层：集成在处理器内的内存控制器（DDR3/DDR4 控制器），负责地址映射、刷新、ECC 校验与纠错，是缓存与主存之间的"闸门"。
- 互连层：片上网络（NoC）或片上总线（如 AXI、CoreConnect）把处理器核、DMA、外设桥、存储控制器连成一张可寻址的拓扑。
- 外部存储接口层：通过 PCIe、SRIO、以太网或专用背板总线连接 NAND Flash、NOR Flash、eMMC、MRAM 等非易失存储，用于加载、记录与配置保存。
这四层不是简单堆叠，而是"越靠近处理器越快越小、越远离处理器越慢越大"的经典存储层次，只是航电场景额外要求每一层都具备 ECC、分区隔离和可观测的访问计数。
二、缓存层级：为什么航电要"锁"住一部分缓存
通用处理器靠缓存命中率提升平均性能，而航电更关心最坏执行时间（WCET）。L1 通常为 32 KB 指令 + 32 KB 数据，访问延迟约 1～4 个周期；L2 为 256 KB～1 MB，延迟约 10～30 周期；若存在 L3/SLC，容量可达数 MB，延迟约 40～100 周期。缓存命中时延迟低且稳定，一旦缺失就要走内存控制器访问 DDR，延迟跳到 100～200 周期，且受 Bank 冲突、刷新周期影响而波动。
因此航电软件常采用缓存锁定（cache locking）：把飞控控制律、中断服务程序等关键代码段和数据段锁定在 L1/L2 中，使其访问永远命中，从而把 WCET 从"统计值"变成"可证明的上界"。代价是可用缓存变小，非关键任务命中率下降，这需要在分区配置阶段权衡。另一种做法是关闭关键核的数据缓存，改用片上 SRAM（TCM/Scratchpad），以确定性换取灵活性。
三、内存控制器与分区隔离
内存控制器不只是"转发请求"。它要完成地址映射（把物理地址映射到 Rank/Bank/Row/Column）、Bank 调度（利用 Bank 并行隐藏行激活延迟）、刷新管理（DDR3 典型 7.8 μs 刷新间隔）、ECC 校验与纠错。航电中 ECC 通常采用 SECDED（单纠错双检错），对每 64 位数据附加 8 位校验码，可纠正 1 位错误、检测 2 位错误，并在可纠正错误计数超阈值时上报健康管理。
更关键的是分区地址窗口：内存控制器或互连层为每个分区划分独立的物理地址区间，并配置读写权限。飞控分区只能访问自己的窗口，越界访问被硬件拦截并触发分区故障，而不是靠操作系统软件检查。这是 IMA 分区隔离在硬件层面的落地方式。
四、片上网络与外部存储接口
片上网络把核、DMA、外设桥、存储控制器连成拓扑。航电 NoC 通常采用交叉开关或环形结构，并支持服务质量（QoS）分级：飞控数据流标记为高优先级，显示刷新和记录存储标记为低优先级，避免大块 DMA 传输阻塞关键访问。DMA 引擎用于在内存与外部存储之间搬运数据，但必须限制其突发长度和带宽配额，否则会挤占处理器访存带宽。
外部存储接口层负责启动加载、配置保存和飞行数据记录。典型配置是：NOR Flash 存放 Bootloader 和分区镜像，上电后由 Boot ROM 加载到 DDR 执行；NAND/eMMC 存放可更新的应用镜像和日志；MRAM 用于保存关键配置和掉电保持数据。这些接口通过 PCIe、SRIO 或背板总线与处理器相连，访问延迟在微秒到毫秒级，因此不能放在关键控制回路中，只能用于非实时或后台任务。
五、一个可参考的配置示例
假设某 IMA 模块采用四核处理器，DDR4-1600，配置如下（示例参数，非实测）：
| 层次 | 容量/参数 | 典型延迟 | 航电用途 |
|---|---|---|---|
| L1 I/D | 32 KB + 32 KB / 核 | 1～4 周期 | 锁定飞控 ISR 与控制律 |
| L2 | 512 KB 共享 | 10～30 周期 | 锁定关键数据表 |
| DDR4 主存 | 2 GB，ECC SECDED | 100～200 周期 | 分区 A/B/C 独立窗口 |
| NOR Flash | 64 MB | 微秒级 | Bootloader 与镜像 |
| eMMC | 32 GB | 毫秒级 | 日志与可更新镜像 |
配置时先确定各分区地址窗口边界，再决定哪些代码段锁定到 L1/L2，最后为 DMA 通道设置带宽上限。上电后通过内存控制器的 ECC 错误计数寄存器和 NoC 的访问监视计数器观察运行状态：若可纠正错误持续增长，说明某颗 DDR 颗粒或走线存在隐患；若某分区访问计数异常偏高，可能是缓存锁定不足导致频繁访存。这些寄存器读数就是判断存储层次是否按预期工作的直接依据。