4. 任务计算机硬件体系结构设计

任务计算机的硬件体系结构，决定了系统在给定体积、功耗和散热条件下能提供多少算力、多低延迟以及多高的可靠性。与通用服务器不同，机载任务计算机必须在严苛环境约束下同时满足实时控制、信号处理、图像/传感器融合与数据管理等多类负载，因此其硬件设计本质上是一组围绕“算力—带宽—存储—互连”的权衡决策。本节从处理器选型出发，逐层展开多核与异构计算、GPU/FPGA 加速、内存层次、存储介质以及板级与背板总线的设计要点。

处理器选型：先定负载画像，再定芯片

处理器选型不应从型号出发，而应从负载画像出发。典型任务计算机负载可分为四类：实时控制类（飞控律解算、任务管理，要求确定性抖动，通常微秒级周期）、通用计算类（航路规划、任务调度，吞吐优先）、信号/图像处理类（雷达、光电、电子侦察，要求高 GFLOPS/W）、数据管理类（记录、分发、健康管理，IO 密集）。选型时需量化四个指标：峰值算力（GFLOPS 或 TOPS）、每瓦性能、确定性（最坏执行时间 WCET 与中断延迟）、以及生态与适航证据（DO-254 硬件生命周期数据、长期供货）。

工程上常用“算力需求 ÷ 单核有效算力 × 安全裕度”估算核数。例如某任务管理分系统实测需 3200 MIPS，选用单核约 800 MIPS 的处理器，考虑 1.5 倍裕度，则至少需要 6 核，再叠加冗余与分区隔离需求，最终可能选 8 核。这里的关键是：核数不等于可用算力，缓存一致性开销、共享总线争用和分区调度都会显著削减有效算力。

多核与异构计算：同构管通用，异构管专用

多核架构适合承载多个相互独立、可并行的通用任务，通过时间/空间分区实现故障隔离。但多核共享末级缓存与内存控制器，会引入资源争用导致的最坏执行时间不确定，因此实时任务通常需要缓存分区（cache coloring）、内存带宽配额和核间中断收敛设计。

异构计算则把不同性质的负载分派给最合适的执行单元：CPU 负责控制与调度，GPU 负责大规模并行浮点/矩阵运算，FPGA 负责确定性流水线与低延迟接口处理，DSP 负责固定点信号链。异构的关键挑战是数据搬运——若数据在 CPU 与加速器之间反复拷贝，加速收益会被 PCIe 或片内总线开销吃掉。因此设计时应优先选择共享内存或高带宽片内互连的 SoC 方案，并让加速器直接访问 DDR 中的原始数据。

GPU/FPGA 加速：按数据特征分工

GPU 适合“高算术强度、规则并行”的负载，如 SAR 成像、点云配准、深度学习推理；FPGA 适合“低延迟、确定性、位级操作”的负载，如脉冲压缩、协议解析、多路传感器时间戳对齐。选择依据可用算术强度（运算量/字节）判断：算术强度高且并行度大选 GPU；延迟敏感且数据流固定选 FPGA。

以光电图像预处理为例，一帧 1920×1080、16 bit 灰度图约 4.1 MB，若每帧需 200 次乘加/像素，则单帧约 4.1×10⁸ 次运算。GPU 在 100 W 内可轻松完成，但若要求端到端延迟小于 2 ms 且抖动小于 50 μs，FPGA 流水线往往更稳妥。实际设计中常采用“FPGA 做前端校正与打包，GPU 做后端融合与识别”的混合加速链。

内存层次：把最热的数据放在最近的地方

任务计算机的内存层次设计目标是让高访问频率的数据尽量停留在低延迟层级。典型层次为：寄存器→L1/L2 缓存→L3/片内 SRAM→DDR→非易失存储。设计时需关注三点：容量匹配（工作集能否放入缓存）、带宽匹配（加速器峰值带宽是否被 DDR 带宽限制）、确定性（缓存命中率波动是否导致 WCET 超标）。

例如某信号处理任务每帧需读取 64 MB 原始数据、输出 16 MB 结果，DDR 带宽为 25 GB/s，则单帧搬运时间约 (64+16) MB ÷ 25 GB/s ≈ 3.2 ms。若帧周期要求 5 ms，则留给计算的时间仅 1.8 ms，此时必须通过片内 SRAM 缓存或数据复用降低 DDR 访问量。工程上常用“数据分块 + 双缓冲”把 DDR 访问与计算重叠，使有效带宽利用率提升到 70% 以上。

存储介质：按寿命与速度分层

机载存储需同时满足启动可靠性、程序存储容量和任务记录带宽。常见组合是：NOR Flash 存引导与关键参数（读延迟低、可 XIP），eMMC 或 NAND 存操作系统与应用程序，NVMe SSD 存任务记录与大数据。选型时需关注擦写寿命（P/E cycles）、宽温特性（-55℃~+85℃）、抗振与掉电保护。任务记录场景下，若记录速率为 2 GB/min、任务时长 2 h，则需 240 GB 可用容量，并预留 30% 磨损余量，实际配置约 320 GB。

板级与背板总线：带宽、延迟与拓扑的平衡

板级互连决定芯片间数据搬运效率，背板总线决定模块间扩展能力。板级常用 PCIe Gen4（16 GT/s/lane）、SRIO（低延迟、适合点对点）和千兆/万兆以太网（通用、易管理）。背板则多采用 VPX 或 CPCI Serial 标准，通过高速连接器提供多路差分对，支持多板卡拓扑。

设计时需做带宽预算。例如 4 路 10 GbE 传感器输入，每路有效载荷 8 Gb/s，合计 32 Gb/s；若背板采用 PCIe Gen3 x8（约 63 Gb/s 有效带宽），则余量约 2 倍，可满足突发。若采用 SRIO 2.1 x4（约 20 Gb/s），则带宽不足，需增加链路或降低采样率。拓扑上，星型适合集中交换，网状适合高可靠冗余，设计时需结合故障隔离要求选择。

综上，任务计算机硬件体系结构设计是一条从负载画像到芯片选型、再到内存与互连匹配的完整链条。任何一层出现短板，都会让整体算力无法兑现。实际工程中建议先建立带宽与算力预算表，再逐层验证，确保在 SWaP-C 约束下实现确定性、可扩展且可适航的硬件基线。