4. 从模拟到数字的频域差异

在模拟电源中，误差放大器、补偿网络和PWM调制器都在连续时间域内工作，环路增益的幅频与相频特性可以用拉普拉斯传递函数直接描述。一旦把控制环搬进数字域，信号在时间上被离散化，控制器不再“实时”响应，而是按固定节拍采样、计算、更新占空比。这个节拍引入的延时和离散化效应，会在Bode图上留下与模拟设计明显不同的痕迹。理解这些差异，是数字电源环路整定不“翻车”的前提。

采样保持与零阶保持：把连续信号变成阶梯

数字控制器首先面对的是ADC采样。ADC在采样瞬间把模拟量“冻结”为离散值，随后在下一个采样时刻到来前保持不变，这就是采样保持。从频域看，理想采样会把原信号频谱以采样频率 fs 为周期进行搬移，产生一系列镜像频谱。如果被采样信号中含有高于 fs/2（奈奎斯特频率）的分量，就会发生混叠，高频噪声或开关纹波会折叠到低频，污染环路判断。

更关键的是零阶保持（ZOH）。数字控制器计算出的占空比在一个采样周期内保持不变，等效于把离散序列通过一个保持时间为 Ts 的零阶保持器。ZOH的传递函数为：

G_ZOH(s) = (1 - e^(-s·Ts)) / s

其幅频特性呈现 sinc 形状，在 fs 的整数倍处出现零点；相频特性则引入随频率增加的相位滞后，在奈奎斯特频率处滞后约 -180°·(f/fs) 的近似关系。对于开关频率 fsw = 200 kHz、采样频率 fs = fsw = 200 kHz 的典型数字电源，若环路穿越频率 fc = 20 kHz，ZOH在 fc 处引入的相位滞后约为 -180° × 20/200 = -18°。这个数值已经不可忽略，它直接吃掉相位裕度。

计算延时：数字环路的“隐形杀手”

采样之后，控制器需要执行ADC读取、误差计算、补偿器差分方程运算、PWM寄存器更新等步骤。这些操作通常在一个采样周期内完成，但更新往往发生在下一个周期开始，于是形成至少一个采样周期的纯延时。若采用中断触发采样、计算后立即更新，延时约为 1.0·Ts；若计算耗时较长或采用双缓冲更新，延时可能达到 1.5·Ts 甚至 2·Ts。

纯延时 e^(-s·Td) 的幅频特性为1，不改变增益，但相频特性为 -ω·Td，即相位滞后与频率成正比。在 fc = 20 kHz、Td = 1/200 kHz = 5 μs 时，延时引入的相位滞后为 -360° × 20 kHz × 5 μs = -36°。若 Td = 1.5·Ts = 7.5 μs，滞后则达到 -54°。这意味着，同样一个在模拟域中相位裕度60°的设计，搬到数字域后可能只剩20°～30°，阶跃响应出现明显过冲甚至振荡。

数字滤波器：从s域到z域的等效变换

模拟补偿器用电阻电容网络实现，数字补偿器则用差分方程或z域传递函数实现。常见的设计路径是：先在s域设计补偿器 Gc(s)，再用双线性变换（Tustin）或零极点匹配法离散化为 Gc(z)。双线性变换把 s = (2/Ts)·(z-1)/(z+1) 代入，优点是频率轴映射无混叠，但会产生频率翘曲：模拟频率 ωa 与数字频率 ωd 的关系为 ωa = (2/Ts)·tan(ωd·Ts/2)。在低频段两者接近，接近奈奎斯特频率时翘曲显著。

例如，模拟域中设计一个 fc = 20 kHz 的PI补偿器，零点放在 2 kHz。若 fs = 200 kHz，用Tustin离散化后，零点实际位置会略微偏移，但更值得关注的是离散化本身不会消除ZOH和计算延时带来的相位损失。数字滤波器可以精确实现极零点，但无法“预知未来”，它只能在采样时刻之间保持输出，因此其相位特性天然比模拟实现更保守。

此外，数字滤波器系数量化、ADC量化噪声、PWM分辨率也会影响低频增益精度和高频噪声抑制。但这些属于实现层面的非理想因素，在Bode图上的主要体现仍是相位滞后和增益误差。

数字Bode图的典型形态与整定对策

把上述效应叠加，数字电源的开环Bode图通常呈现三个特征：第一，相位曲线在中高频段比模拟设计下降更快，主要来自ZOH和计算延时；第二，幅频曲线在奈奎斯特频率附近可能出现因采样混叠导致的异常隆起或凹陷；第三，穿越频率处的相位裕度比s域仿真结果低 20°～60°，具体取决于 fc/fs 和 Td/Ts。

整定时可采取以下对策：降低穿越频率，使 fc ≤ fs/10，以控制延时相位损失；在补偿器中增加超前相位，例如提高零点频率或增加一个超前环节，但需注意高频增益抬升会放大开关噪声；缩短计算延时，把ADC采样、补偿计算和PWM更新安排在同一个采样周期内完成，或使用更高性能的MCU/DSP；在仿真中建立包含ZOH和延时的离散模型，而不是直接用s域模型评估相位裕度。

需要强调的是，上述相位损失数值是基于示例参数 fs = 200 kHz、fc = 20 kHz、Td = 1.0～1.5 Ts 的估算，实际设计中应以具体器件的采样时序、中断延迟和PWM更新方式为准。最可靠的做法是在数字域建立完整的离散模型，用z域传递函数或时域仿真扫描频率响应，直接观察相位裕度和增益裕度，而不是把s域设计结果直接套用。

总结来说，采样保持带来混叠风险，零阶保持引入sinc幅频衰减和频率相关的相位滞后，计算延时贡献与频率成正比的纯相位损失，数字滤波器的离散化则带来频率翘曲和实现约束。四者叠加，使数字电源的Bode图在中高频段比模拟设计“更陡、更迟”。整定的核心思路不是消除这些效应，而是量化它们、在补偿器中预留相位、并控制穿越频率与采样频率的比值，使数字环路在离散时间域内仍然拥有足够的稳定裕度。