3. 并网模式控制基础
并网模式下，PCS（储能变流器）不再决定交流母线的电压和频率，而是作为一个受控电流源，把功率指令转换为与电网同频、同相、同幅值基准的交流电流注入电网。因此，并网控制的核心可以概括为三件事：用PQ指令算出电流参考、用电流环快速跟踪该参考、用PLL锁定电网相位并提供坐标变换基准。三者缺一不可，任何一环出问题，都会表现为功率偏差、电流畸变或并网失败。
一、PQ控制原理：从功率指令到电流参考
PQ控制的目标是让PCS输出的有功功率P和无功功率Q分别跟踪调度指令P*、Q*。在dq旋转坐标系下，若d轴定向于电网电压矢量，则并网点电压的q轴分量近似为零，功率表达式可简化为：
P = 1.5 × (ud × id + uq × iq) ≈ 1.5 × ud × id
Q = 1.5 × (uq × id - ud × iq) ≈ -1.5 × ud × iq由此可直接反解出电流参考：
id* = P* / (1.5 × ud)
iq* = -Q* / (1.5 × ud)这就是PQ控制最常用的“功率—电流”换算。以一台额定400V/100kW的PCS为例，若ud取电网线电压峰值约565V（相电压峰值约326V，按1.5系数折算），当P*=50kW、Q*=0时，id*约为102A，iq*约为0A；若Q*=30kvar，则iq*约为-61A。负号表示该电流方向对应发出感性无功。实际工程中，ud由PLL输出的电压幅值实时更新，因此该除法必须做限幅和低通滤波，防止电网电压跌落时电流参考突变。
PQ控制的外层通常是一个功率环，带宽较低（几Hz到几十Hz），负责把功率误差积分成电流指令；内层是电流环，带宽较高（几百Hz到1kHz以上），负责快速跟踪。外环慢、内环快，才能保证功率指令变化时电流不振荡。
二、电流环设计：并网控制的内核
电流环在dq坐标系下实现，d轴和q轴各有一个PI调节器。以d轴为例，被控对象是L滤波器（忽略电阻）的传递函数1/(Ls)，PI调节器输出经过前馈解耦和电网电压前馈后，生成调制电压指令。设计时通常采用“零极点对消”法：令PI零点抵消被控对象极点，使开环传递函数近似为积分环节，从而获得约45°的相位裕度。
设开关频率fsw=10kHz，采样周期Ts=100μs，滤波电感L=1.5mH，则电流环期望带宽fc一般取fsw/10≈1kHz。按典型I型系统整定，比例增益Kp≈2πfc×L≈9.4，积分增益Ki≈Kp×R/L，若R取0.05Ω，则Ki≈0.31。实际调试时，先把Ki置零，逐渐增大Kp直到电流阶跃响应出现约10%超调，再加入Ki消除稳态误差。若电流波形在过零点附近出现尖峰，通常是解耦项符号或PLL相位偏差所致。
需要强调：电流环的参考是id*、iq*，而id*、iq*的物理意义依赖于PLL给出的θ。如果θ有偏差，d轴就不再对准电网电压矢量，P和Q会互相耦合——发出有功的同时附带无功，反之亦然。因此PLL的精度直接决定PQ控制的解耦质量。
三、锁相环（PLL）在并网同步中的作用
PLL的作用是实时提取电网电压的相位θ和频率ω，为Park变换和反变换提供基准。并网PCS最常用的是基于同步旋转坐标系的SRF-PLL：将三相电压变换到dq坐标系，控制uq=0，则θ即为电网电压相位。其结构为：uq经过PI调节器得到角频率偏差Δω，叠加电网额定角频率ω0后积分得到θ，θ再反馈给Park变换形成闭环。
PLL的关键参数是PI带宽。带宽过低，电网频率波动时相位跟踪滞后；带宽过高，对电网谐波和电压不平衡敏感，θ会抖动。工程上常取PLL带宽为电网频率的1/10到1/5，即5～10Hz。若电网电压含有5次、7次谐波，可在PLL前加入陷波器或采用DSOGI-PLL抑制负序分量。并网前必须确认PLL已锁定：观察θ与电网电压过零点的相位差应稳定在±2°以内，频率输出稳定在50±0.05Hz。
四、并网电流质量要求与谐波抑制
并网电流质量通常以总谐波畸变率THD和单次谐波含量衡量。IEEE 1547和国内GB/T 19964一般要求并网电流THD小于5%，其中3次、5次、7次等低次谐波各有单独限值。PCS产生谐波的主要来源有三个：PWM开关频率及其边带、死区效应导致的低次谐波、电网背景谐波通过PLL和电流环耦合进来。
抑制手段分三层。第一层是硬件：L滤波器对高频谐波衰减约-20dB/dec，若L=1.5mH、开关频率10kHz，则10kHz处衰减约40dB；若要求更小体积，可用LCL滤波器，但必须加有源阻尼或串联电阻抑制谐振峰。第二层是控制：提高电流环带宽可增强对低次谐波的抑制，但带宽受开关频率限制；在电流环中加入谐振调节器（PR或准PR）可对5次、7次谐波提供高增益，把对应次谐波电流压到1%以下。第三层是调制：采用SVPWM并加入死区补偿，可显著降低5次、7次谐波。
实际调试时，用功率分析仪或示波器FFT观察并网电流频谱。若5次谐波超标，优先检查PLL是否引入了电压负序分量，再检查电流环解耦项是否准确；若开关频率附近谐波超标，则检查L滤波器参数和PWM死区设置。一个可参考的验收条件是：额定功率下THD≤3%，5次≤2%，7次≤1.5%，且功率因数可调范围满足-0.95～+0.95。
总结来说，PQ控制提供功率到电流的换算，电流环保证快速无静差跟踪，PLL提供同步基准，三者共同决定并网电流的幅值、相位和质量。设计顺序应为：先锁PLL，再整定电流环，最后闭合功率环；谐波抑制则贯穿硬件选型、控制策略和调制实现三个层面。