4. 双向DC-AC主电路参数设计

在储能PCS的双向DC-AC功率级中,交流侧滤波电感 Lf、直流侧母线电容 Cdc 与开关频率 fsw 并不是三个可以各自独立取值的元件参数,它们通过纹波电流这一中间量彼此耦合:开关频率决定纹波频率,滤波电感决定交流侧纹波电流幅值,母线电容则决定直流侧电压纹波,而直流侧电压纹波又反过来影响交流侧电流的调制精度。因此本节的核心不是"分别算三个参数",而是"围绕一组纹波指标协同定参"。

一、先明确参照约定与设计目标

本节统一采用以下约定:交流侧以电网侧为参照,电流正方向定义为PCS向电网注入功率(放电/逆变方向);直流侧以母线电容电压 Vdc 为参照,正方向为母线对负母线。所有纹波均指峰峰值(peak-to-peak)。

协同设计的目标可归纳为三条硬约束:

  • 交流侧电流纹波峰峰值 ΔiL,pp 不超过额定电流峰值的 20%~30%(工程常用 20%);
  • 直流母线电压纹波峰峰值 ΔVdc,pp 不超过额定母线电压的 1%~2%;
  • 开关频率 fsw 在器件损耗、驱动能力与EMI之间取得平衡,通常取 10 kHz~20 kHz(SiC器件可上探至 40 kHz 以上)。

二、交流侧滤波电感 Lf 的取值

对于两电平三相桥,在单极性SPWM或SVPWM调制下,电感电流纹波最大出现在调制比 m 接近 0.5 附近。以最常用的SVPWM为例,单相电感电流纹波峰峰值可近似为:

Δi_L,pp ≈ (V_dc · T_sw) / (4 · L_f) · m · (1 - m)

其中:
  V_dc  —— 直流母线电压(V)
  T_sw  —— 开关周期,T_sw = 1 / f_sw(s)
  L_f   —— 交流侧滤波电感(H)
  m     —— 调制比,m = V_m / (V_dc / 2),V_m 为相电压峰值

取一组教学示例参数:Vdc = 800 V,fsw = 16 kHz,额定相电流峰值 Im = 100 A,要求 ΔiL,pp ≤ 20% × 100 A = 20 A。在 m = 0.5 时 m(1−m) = 0.25,代入得:

L_f ≥ (V_dc · T_sw · 0.25) / Δi_L,pp
    = (800 × 62.5e-6 × 0.25) / 20
    = 0.0125 / 20
    = 625 μH

因此 Lf 至少取 625 μH。实际选型还需考虑磁芯饱和裕量、直流偏置下的电感跌落,通常再留 20%~30% 余量,取 750 μH~800 μH。若把 fsw 提高到 20 kHz,则 Tsw 减小到 50 μs,所需 Lf 可降至约 500 μH,这就是"提高开关频率可减小电感"的直接体现。

三、直流侧母线电容 Cdc 的取值

母线电容承担两类纹波:一是开关频率纹波,二是二倍工频(100 Hz/120 Hz)纹波。前者由桥臂开关动作引起,后者由单相或三相不平衡功率脉动引起。对三相平衡系统,二倍频纹波较小,主要按开关频率纹波设计:

ΔV_dc,pp ≈ (I_dc,ripple · T_sw) / (2 · C_dc)

其中 I_dc,ripple 为母线纹波电流有效值,可由交流侧纹波电流折算:
  I_dc,ripple ≈ Δi_L,pp / (2√3)

仍用上例:ΔiL,pp = 20 A,则 Idc,ripple ≈ 20 / 3.46 ≈ 5.8 A。要求 ΔVdc,pp ≤ 1% × 800 V = 8 V,代入:

C_dc ≥ (I_dc,ripple · T_sw) / (2 · ΔV_dc,pp)
     = (5.8 × 62.5e-6) / (2 × 8)
     = 362.5e-6 / 16
     ≈ 22.7 μF

这是仅按开关频率纹波算出的下限。工程上还要叠加二倍频纹波、动态响应(负载突变时母线电压跌落)以及电容寿命降额,实际母线电容往往取 200 μF~1000 μF 量级,并采用多只电解电容或薄膜电容并联。可见 Cdc 的最终值通常由动态响应而非开关纹波主导,但开关纹波给出了不可逾越的下限。

四、三者的协同关系

把上述关系串起来看:fsw 升高 → Tsw 减小 → 在相同 ΔiL,pp 下 Lf 可减小,同时相同 Cdc 下 ΔVdc,pp 也减小;但 fsw 升高会增大开关损耗与驱动要求。反过来,若 Lf 取大,则交流纹波小、母线纹波电流也小,Cdc 可适当减小,但电感体积、铜损和成本上升,且电流环带宽下降。因此三者是一个"此消彼长"的折中三角。

双向DC-AC主电路参数协同设计关系 开关频率 f_sw 10~20 kHz(SiC可更高) 交流滤波电感 L_f 示例:625 μH → 取 750 μH 直流母线电容 C_dc 下限 22.7 μF,实取 200+ μF 交流纹波电流 Δi_L,pp 目标 ≤ 20% × I_m = 20 A 母线电压纹波 ΔV_dc,pp 目标 ≤ 1% × V_dc = 8 V T_sw↓ 纹波电流↓ T_sw 决定 L_f 抑制 折算 C_dc 抑制 母线纹波影响调制精度 折中关系: • f_sw ↑ → L_f 可减小、C_dc 可减小,但开关损耗与EMI上升 • L_f ↑ → 交流纹波↓、母线纹波电流↓,但体积/铜损↑、电流环带宽↓ • C_dc ↑ → 母线电压纹波↓、动态跌落↓,但体积/成本↑、上电冲击↑

五、协同设计的推荐流程

把上述计算整理成可执行的定参顺序,便于在项目中直接套用:

  1. 确定 Vdc、额定相电流峰值 Im、开关频率初值 fsw(如 16 kHz)。
  2. 按 ΔiL,pp ≤ 20% Im 计算 Lf 下限,再乘 1.2~1.3 余量确定电感值。
  3. 由 ΔiL,pp 折算母线纹波电流 Idc,ripple ≈ ΔiL,pp/(2√3)。
  4. 按 ΔVdc,pp ≤ 1% Vdc 计算 Cdc 下限,再叠加二倍频与动态响应需求确定实际电容值。
  5. 校核开关损耗与结温,若损耗过高则降低 fsw 并相应增大 Lf 或 Cdc,迭代至满足全部约束。
工程经验:当 fsw 从 10 kHz 提高到 20 kHz 时,Lf 可近似减半,但开关损耗约翻倍。若使用SiC MOSFET,可优先提高 fsw 以换取电感体积下降;若使用IGBT,则通常保持 10~16 kHz,靠增大 Lf 满足纹波要求。

六、结果判读与验证要点

参数定完后,需通过仿真或实测验证三点:一是交流侧电流THD与纹波峰峰值是否满足目标;二是母线电压纹波在满载与半载下是否均不超过限值;三是负载突变(如0→100%额定功率)时母线电压跌落是否在允许范围内。若交流纹波超标,优先增大 Lf 或提高 fsw;若母线纹波超标,优先增大 Cdc 或检查二倍频抑制策略。三者中任意一个调整,都应重新校核另外两个,避免"改一个、坏两个"。

注意:上述 625 μH、22.7 μF 等数值均为教学示例计算结果,实际工程中必须结合器件手册、磁芯饱和特性、电容ESR与寿命降额重新核算,不可直接照搬。